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刚买了一个红色飓风二代的板子抓紧时间学习哈。实验内容：编写按键控制LED的程序和3/8译码器的程序，并在开发板上实现它们。管脚对应：push buttonSW6SW5SW4SW3FPGA PinP51P52P57P58 器件LED1LED2LED3LED4LED5LED6LED7LE...

原文：http://cathyun.spaces.live.com/blog/cns!7C9B5AD7F583967!1291.entry      今天实验调试时之前一直好好的，突然程序下载不进去了，烧写FPGA的bit文件出现如下报错： ERROR:Bitstream:2 - The input file "E:\XXX.msk" does not exist.  Please che...

原文：http://blog.youkuaiyun.com/wjabcjw/archive/2009/03/06/3963747.aspx非常感谢wjabcjw的分享啊。原来是ISE9.2对应的IMPACT9.2存在bug，详见xilinx官方问答：http://china.xilinx.com/support/answers/30037.htm。解决办法：后来我换成ISE7.1i后问题完...

看不到效果

没完成

实验原理本次实验要编写一个能实现PS/2端口功能的程序。PS/2 键盘履行一种双向同步串行协议。换句话说每次数据线上发送一位数据，并且每在时钟线上发一个脉冲就被读入，键盘可以发送数据到主机，而主机也可以发送数据到设备。但主机总是在总线上有优先权，它可以在任何时候抑制来自于键盘的通讯，只要把时钟拉低即可。本次实验主要实现由键盘到主机的数据传输。首先我们要了解PS/2 端口的结构与管脚功能： ...

实验结果下载完毕后，用开发包中提供的串口超级终端，设置波特率为：9600，数据位8位，校验位：偶校验，停止位1，由终端发送E4H、00H，在终端上将会看到E4、E1和0~19的二十个数。收到的为：E4 E1 00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F 10 11 12 13 注意发送的是E4和00，而没有H，而且HEX发送...

没有买这个扩展板，是不是不好做这个试验了。1，可以了解VGA和CRT的原理。

实验原理1、1602 液晶显示简介：液晶屏幕分为点阵型和液晶型两种，本次试验用到的是液晶屏幕，为字符型可以显示2行16个字符。液晶模块采用14针标准接口：第1脚：VSS为地电源；第2脚：VDD接5V正电源；第3脚：V0为液晶显示器对比度调整端，接正电源时对比度最弱，接地电源时对比度最高，对比度过高时会产生“鬼影”，使用时可以通过一个10K的电位器调整对比度；第4脚：RS为寄存器选择，高电平...

实验原理与利用微处理器（CPU 或者MCU）来实现音乐演奏相比较，用纯硬件完成音乐演奏电路的逻辑要相对复杂很多，如果不借助于强大的EDA工具和硬件描述语言，纯粹使用传统的数字逻辑技术，即使是最简单的演奏电路也很难实现。首先，本次实验要在开发板上面试验一下当输入不同的频率的时候，蜂鸣器都发出什么声音，看看是否是按照下表所列，然后编写程序，在开发板上点的时候从蜂鸣器依次发出do, re, mi, ...

实验原理若要使用开发板上面的四个SW按键来做计数输入，就需要知道一共按了几下按键。在这种情况下不能像以前设计电路中，简单地使用输入时钟的上升沿来检测按键是否按下。因为，如果分频以后的时钟频率是10Hz，按键一下按了1 秒钟，那么如果简单地以时钟的上升沿来检测按键，程序就会认为实际一共按了十下按键。我们经常使用的键盘也存在这种情况，这里就需要一部分电路来防止上面情况的出现。如果要防抖动，就不能用...

实验内容本次实验要设计一个计数器，并在数码管上面显示计数器的计数过程。根据实验要求，程序大体可分为三个部分：分频部分，计数部分， 显示部分。由于开发板提供的时钟频率是50MHz，人眼睛没法达到这个速度，四个数码管也不好显示这么高频率计数后得到的巨大数字，所以要先对50MHz进行分频，这样才能保证计数器每计一个数的周期在一秒左右。计数部分由多个寄存器构成，每个时钟的上升沿，寄存器里面的数值就加一...

1，循环显示1-F。module Seven_LED( clk, rst, led_out ); input clk,rst;output [11:0] led_out;reg [11:0] led_out; re...

实验原理状态机设计可以称得上是HDL 设计里面的精华，几乎所有的设计里面都或多或少地使用了状态机的思想。状态机顾名思义，就是一系列状态组成的一个循环机制，这样的结构使得编程人员能够更好地使用HDL语言，同时具有特定风格的状态机也能提高程序的可读性和调试性。状态机的设计有很多要素，重点的几个如下：● 状态机的编码。Biary、gray-code编码使用最少的触发器，较多的组合逻辑。而one-ho...

试验原理：经过处理后得到的时钟频率比输入的时钟频率慢的情况叫做分频，相反，如果输出的时钟频率高于输入的时钟频率，我们则称之为倍频。分频一般可以由用户自己编写程序来实现； 而倍频则要通过FPGA 自带的PLL 或者DLL 来实现。理论上分频可以无限制地分下去，时钟周期只要小于无穷就可以，倍频则要看使用的FPGA 的性能，和实际设计中的一些约束条件，来决定倍频后得到的频率应该是多少。分频器是进行数...

学习“红色飓风2笔记”1，ISE中也可以完成仿真啊，参见3s400试验指导书P27.2，增加约束：  时序约束：约束设计的时序和时钟频率，双击Create Timing Constraints：   上面的对话框里面有四个复选页：    Global：用于附加全局约束，包括周期约束，输入延迟约束和输出延迟约束    Ports： 附加端口约束，可以对每一个端口进行单独设置，包括物理位置，     ...