Verilog描述同步复位和异步复位

最新推荐文章于 2024-08-01 14:30:32 发布

原创最新推荐文章于 2024-08-01 14:30:32 发布 · 1k 阅读

3 ·

CC 4.0 BY-SA版权

文章标签：

#C #C++ #C#

Verilog 专栏收录该内容

7 篇文章

订阅专栏

本文介绍了在Verilog中实现异步复位与同步复位的方法，并通过具体代码示例进行说明。异步复位将复位信号置于always块的敏感列表中，而同步复位则不这样做。此外，文章还提到了在Virtex器件中使用的异步和同步触发器。

1，异步复位的实现：

`timescale	1ns/1ns
module d1(	
	input c,
	input d,
	input r,
	output q);	
	
	reg a;
	
	assign q = a;

	always @(posedge c or posedge r)
		if(r)
			a <= 0;
		else
			a <= d;
	
endmodule

2，同步复位的实现

`timescale	1ns/1ns
module d2(	
	input c,
	input d,
	input r,
	output q);	
	
	reg a;
	
	assign q = a;

	always @(posedge c)
		if(r)
			a <= 0;
		else
			a <= d;
	
endmodule

3，总结：

a，其实就是复位信号要不要写到always的敏感表里面的问题了。

b，在Virtex的器件中FDC异步触发器【D Flip-Flop with Asynchronous Clear】，FDR同步触发器【D Flip-Flop with Synchronous Reset】，上面的代码用Synplify或ISE综合一下就可以看出来。