dsp builder中多个project自动生成VHDL冲突的解决方法

在用dsp builder实现算法时，分解成多个小模块仿真比较方便。每个模块可以独立生成对应的VHDL代码。然而不同模块的VHDL有重复的文件被包含在qip文件中，编译时会因为重复而报错。

我的解决方法是，在每个模块生成VHDL代码时，都放在一个文件夹中，重复的文件会自动覆盖掉，便不会出现重复导致的报错了。