16、异构加法器与实时视频水印芯片技术解析

异构加法器与实时视频水印芯片技术解析

异构加法器设计方法

在数字电路设计中，加法器是基础组件，而异构加法器的设计为面积和延迟优化提供了新途径。

优化问题定义

• 延迟约束下的面积优化 ：目标是在满足异构加法器总延迟小于上限 ub 的约束条件下，最小化 n 位异构加法器的面积。
• 面积约束下的延迟优化 ：在异构加法器面积小于上限的约束下，最小化延迟。

ILP 公式化

采用整数线性规划（ILP）方法来建模面积和延迟。假设分配给异构加法器的子加法器顺序固定，从最低有效位（LSB）到最高有效位（MSB）排列。
- 变量和常量 ：整数变量 xSAi ni 表示异构加法器中使用的 SAi(ni) 的数量。常量 DSAi ni,s 、 DSAi ni,c 和 ASAi ni 分别是 SAi(ni) 的和生成/进位生成延迟和面积。
- 面积建模 ：对于特定类型的子加法器，面积可通过 xSAi ni 和 ASAi ni 的线性组合得出，即 ∑n ni=0 ASAi ni × xSAi ni ，且 ∑