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RSS订阅原创 CRC校验码的检错性能（三）——基于对偶码重量分布计算漏检概率
本文在充分理解CRC校验码及其对偶码生成矩阵原理的基础之上，手工计算出CRC-4/SAE J2716的对偶码在码字长度\(n=16\)时的重量分布，引用Koopman教授公布的该校验码对应的原码重量分布数据，并利用Wolfram的在线计算工具完成了MacWilliams恒等式的验算。MacWilliams恒等式揭示了线性分组码的原码和对偶码重量分布之间的关系，本文详细推导了基于CRC校验码之对偶码重量分布计算其漏检概率的公式。
2025-04-07 17:07:12
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原创 CAN FD/XL的协议异常（Protocol Exception）功能
总线规范的升级与发展，是市场竞争下不可逆转的趋势。CAN总线是众多总线的佼佼者，堪称经典。1986 ~ 2025，四十年的风雨，历经CAN CC、CAN FD、CAN XL的三代叠代。从最开始的CAN CC对CAN FD升级的兼容性困扰，到ISO 11898-1:2015的有限补丁，再到ISO 11898-1:2024将兼容性和数据一致性作为选择题交给用户，增强的错误检测及指示（响应）机制而确保的网络数据一致性曾经的核心竞争力，似乎正成为CAN总线发展之路上不堪重负的包袱？
2025-03-19 19:34:40
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原创 CAN总线的CC帧和FD帧之间如何仲裁
本文从理解ISO 11898-1:2015和ISO 11898-1:2024规范的角度，分析了在一个即便全为CAN FD节点的网络中，当CAN CC格式的消息和CAN FD格式消息的ID相同且同时发送时，二者应该如何仲裁？
2025-03-17 21:47:59
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原创 UART接收机的波特率容差
由于UART发射机和接收机之间是异步的，接收机必须基于本地时钟采样接收数据线以完成解码，本文将以FPGA逻辑设计工程师的角度来分析UART接收机的波特率容差理论极限，并给出高波特率容差UART接收机的设计建议！
2024-05-26 14:46:21
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原创 奇偶校验（一）—— 单比特奇偶校验码性能的详细研究
奇偶校验（Parity Check）码，是一种二进制数字信息在传输或存储过程中实现错误检测的编码技术。本文非常详细地研究了单比特奇偶校验码的检错性能，给出了“无差错概率”、“差错检出概率”、“差错漏检概率”的计算公式。
2024-05-21 19:51:39
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原创 CRC校验码的检错性能（一）—— 检出（或漏检）比例
本文整理了CRC（Cyclic Redundancy Check，循环冗余校验）检错性能的8条定理，源自W. Wesley Peterson于1961年发表的论文《Cyclic Codes for Error Detection》。
2024-04-04 18:19:34
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原创 并行CRC计算HDL代码生成工具的秘密（六字真言）
在对CRC校验码的生成矩阵有一定理解后，本文将展示的是应用教材（论文）的结论，可手工完成并行CRC计算的HDL代码的编写，进而加深对CRC校验的理解。
2024-03-09 17:07:36
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原创 时钟不确定性对FPGA高速设计限制的实测对比
随着FPGA内部同步电路运行时钟频率的提高，时钟不确定性将成为制约设计时序性能的显著因素。《基于Xilinx CMT设计低抖动的高性能时钟》一文聚焦于如何实现低抖动的FPGA片内高速时钟，本文将从实测的角度来观察这一限制。
2023-11-17 21:24:38
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原创 关于ISE静态时序报告中Spartan-6 FPGA DCM和PLL的Discrete Jitter (DJ)数据的疑问？
Register-to-Register Setup Path中 DJ = 0.127ns;发现我的问题和官方记录类似，于是参考AR#50638的方案，问题得以解决。OFFSET OUT路径中，DJ = 0.255ns。
2023-11-14 16:29:12
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原创 基于Xilinx CMT设计低抖动的高性能时钟
可以看到，时钟周期约束为3.25ns的设计，其中PLL输出时钟的离散抖动（Discrete Jitter）为0.181ns，设计指定的系统抖动（System Jitter）为0.282ns，合成时钟不确定度（Clock Uncertainty）为0.168ns（占比时钟周期的5.17%），可以认为针对本设计的时钟是一个低抖动的高性能时钟，不会成为设计时序的瓶颈。本例中UCF给定的输入时钟周期为52ns，前级DCM倍频4x，输出时钟周期为13ns，仅DCM_CLKGEN可依据数据手册评估其输出抖动。
2023-11-08 15:15:45
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原创 Xilinx ISE软件SYSTEM_JITTER时序约束参数的传递关系
Xilinx在UG612(v14.3) -- Timing Closure User Guide的194页“Clock Uncertainty”部分指明，设计者应通过System Jitter这一时序约束参数告诉工具软件，本设计预计将面临的时钟系统抖动情况，从而布局/布线、时序分析工具可根据设计者的要求对布局/布线进行优化，并给出考虑了时钟系统抖动的静态时序报告。UG612中未对此参数传递关系做更多的说明，当设计的目标运行时钟频率较高时，应考虑到时钟抖动对设计时序性能的制约。
2023-11-03 00:03:38
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原创 uart发送移位寄存器设计（VHDL, 针对Xilinx FPGA优化）,欢迎品鉴
uart发送移位寄存器设计针对Xilinx全系列FPGA：Spartan-3、Virtex-4、Virtex-5、Spartan-6、Virtex-6、7系、UltraScale/UltraScale+。全流水线设计，时序性能，只有时序性能。
2023-09-14 21:36:59
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原创 uart发送模式配置代码(VHDL，针对Xilinx FPGA优化)，欢迎品鉴
兼容NS16550 uart，参考了stm32, microchip, EXAR XR16M890, TI DSP/MCU。。。市面主流uart控制器，总结出的一个uart tx ip需要提供的配置功能
2023-09-14 19:04:48
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原创 基于Xilinx FPGA的逻辑设计，工具有时候似乎不是那么靠谱
近日在一个基于Xilinx FPGA的I2C主控制器逻辑设计中，被Xilinx的工具折腾郁闷了，记录下来，供感兴趣的朋友参考。
2023-05-12 21:52:10
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原创 1553B总线可靠性量化指标的理解
GJB 289A-97 4.5.2.1.2.4、4.5.2.2.2.4规定了在2.1VPP(或3.0VPP)信号上叠加1.0kHz ~ 4.0MHz频率范围内的有效值为140.0mV(或200.0mV)的高斯白噪声，要求289A终端的最大字差错率为10^(-7)。字差错包括引起终端在状态字中消息差错位置位的任何故障，也应包括使终端不响应有效指令的故障。289A规范对通讯误码率的规定是小于〖10〗(-7)的字差错率，一个1553B字由20个比特构成，当实际设计的1553B终端的误比特率小于1×〖10〗(-7
2022-01-11 22:59:49
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原创 GJB 5186.1-2003指令字响应测试项的实施思考
本文针对在实施GJB 5186.1-2003中指令字响应测试项时，一个特殊情况的考虑及分析。
2021-12-14 20:09:49
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原创 关于1553B总线发送上一指令字这一方式代码的一点思考
本文针对1553B总线中，当RT上电后收到的第一条有效指令是“发送上一指令字”这一方式指令时这一特殊情况的响应方式，结合GJB 289A-97、GJB/Z 209-2002提出了相关分析和解决办法。
2021-12-09 16:30:50
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原创 Xilinx Spartan-6触发器控制信号的扇出数量统计方式
Spartan-6的一个Slice中包含8个触发器（FFs），每个触发器包括两个控制信号：CE、SR（只能用作Reset或Set之一），但这8个触发器共用控制信号输入端口，这一特性限制控制信号不同的触发器在布局（Map）时，不能优化入同一Slice，正是基于此，Xilinx推荐对于低扇出的触发器控制信号在代码编写时尽量吸收进触发器D输入端之前的LUT中，并在XST的综合属性选项中提供配置项，让XST综合时自动将低扇出的控制信号吸收进触发器D输入端之前的LUT中，如下图：但是，对于设计中大量使用的门控型总
2021-08-15 23:06:47
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原创 发现一个天才
无意中浏览到这样一份论文：《基于FPGA的PCI软核模块的研究与实现》作者给出了其课题组设计的PCI软核性能优于Xilinx LogiCore PCI核，见下截图：那么，作者是如何测试证明的呢，仿真，那么，他是怎么仿真的呢？1）作者自研的PCI软核“突发读”仿真测试结果，见下图：2）Xilinx LogiCore PCI核“突发读”仿真测试结果，见下图：奇迹就这么发生了，96M/s > 75.24M/s，嗯，小学生都能判断作者的软核性能优于Xilinx LogiCore PCI核。
2021-06-26 23:35:24
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原创 Xilinx PCI Core BAR2读操作时序图
本设计将Xilinx PCI Core的PCI BAR2空间通过跨时钟域同步设计，映射至板载本地晶振时钟域，主要应用于基于FPGA设计的PXI多通道模块。注：1）本时序图不是完整的设计源文件，除图中已有的备注外，没有提供其它的设计说明；2）阅读本时序图，需要熟悉Xilinx PCI Core，PCI总线规范，FPGA跨时钟域设计原理。...
2021-06-26 22:35:07
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原创 Xilinx PCI Core BAR2写操作时序图
本设计将Xilinx PCI Core的PCI BAR2空间通过跨时钟域同步设计，映射至板载本地晶振时钟域，主要应用于基于FPGA设计的PXI多通道模块。注：1）本时序图不是完整的设计源文件，除图中已有的备注外，没有提供其它的设计说明；2）阅读本时序图，需要熟悉Xilinx PCI Core，PCI总线规范，FPGA跨时钟域设计原理。...
2021-06-26 22:33:04
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原创 基于Xilinx LUT6设计高效紧凑的2:1 Bus Mux
基于Xilinx LUT6设计高效紧凑的2:1 Bus Mux （成都欧开科技有限公司）在FPGA逻辑设计中，从两组总线数据源中，根据某个条件选择其中一组输出，是一个十分常见的设计需求。例如我司PXI总线的DA模块/通讯总线模块等，通常支持输出（发送）的数据来源于PCI BAR2寄存器或片内Buffer，即为一个典型的2:1 Bus Mux设计需求。依据Xilinx手册UG384可知，其LUT6由两个共用A[5:1]地址线的LUT5 + 1个Mux构成，并
2021-06-17 16:18:10
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原创 关于ARINC 573/717帧同步字的误解
关于ARINC 573/717帧同步字的误解（成都欧开科技有限公司）飞行数据记录器（FDR）是飞机上飞行记录系统的主要部件，俗称黑匣子（黑匣子包括两个部件，话音记录器CVR为黑匣子另一部件），用来记录飞行中比较重要的一些数据参数，主要用途如下：事件/事故分析调查，飞行员飞行品质监控，飞机故障判断、排除等。[3]飞行数据记录装置经历了从FDR（模拟式）到DFDR（数字式），以及快速存取记录器（QAR）光盘记录到无线存取记录器（WQAR）无线自动下传数据的历程，对应的飞行数据记录标准也经历了从ARINC
2021-05-08 19:44:41
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原创 1553B总线“输出对称性”测试数据码型图
1553B总线的“输出对称性”这一技术指标在测试时，按规范要求，需要被测对象输出6组特定码型的数据字（16进制）：0x8000、0x7FFF、0x0000、0xFFFF、0x5555、0xAAAA。 这6组数据字的码型如下图所示：...
2020-12-17 20:38:18
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原创 MIL-STD-1553B Notice 2 vs GJB 289A-97
1. 前言本文致力于完成MIL-STD-1553B Notice 2与GJB 289A-97的内容比对，整理二者差异，便于相关从业人员参考。本文自发布之日起，不定期持续更新。欢迎广大博友在评论区共同参与，共同完善。2.缩写MIL-STD-1553B Notice 2 : 1553BGJB 289A-97 : 289A3.正文3.1 短截线耦合289A章节A2.10.5 “短截线耦合”有如下描述：“对空军系统而言，建议使用变压器耦合短截连接件。”1553B章节30
2020-12-14 19:31:14
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时钟不确定性对FPGA高速设计限制的实测对比.pdf
2023-11-19
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2021-08-15
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1553B总线噪声抑制测试判据分析_v2.0.pdf
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MIL-STD-1773 Notice 1 - 2017
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MIL-STD-1773 Notice 1 - 2014
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MIL-STD-1760B-1991_Aircraft_Store_Electrical_Interconnection_System.pdf
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MIL-STD-1760E-2007_Aircraft_Store_Electrical_Interconnection_System.PDF
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2020-12-14
Analog Circuit Design, Volume 2,压缩分卷2
2016-09-04
Analog Circuit Design, Volume 2,压缩分卷1
2016-09-04
花1万元的PCB设计高级讲座+PCB设计讲义
2012-06-08
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