3-8 译码器设计实验--VHDL

一、实验目的

（1）学习并掌握Quartus II的使用方法
（2）学习使用原理图方法进行逻辑设计输入，并初步了解可编程器件设计的全过程
（3）熟悉ALTERA公司EDA设计工具软件Quartusll设计一个3-8译码器，并在实验开发系统上熟悉原理图输入及仿真步骤，掌握组合逻辑电路的设计及静态测试方法

二、实验仪器设备

（1） PC机一台。
（2）Quartus Ⅱ开发软件一套
（3）EDA实验开发系统一套

三、实验原理

译码是相对于编码的逆过程，在基于一定硬件支持下能是将具有特定含义的二进制代码通过特定的逻辑电路设计进而转换成控制信号，也就是将每个输入的二进制代码转译成对应的高低电平信号并输出。具有译码功能的逻辑电路简称为译码器。
译码器可以分为两种基本的类型，其中一种是将一系列代码转换成与之一 一相对应的实际高低电平有效控制信号,这种译码器称为唯一地址译码器，通常情况下这种译码器被用于计算机系统中对存储单元地址的译码，即将每一个地址代码转换成一个有效信号，从而选中存储单元中与之对应的单元;另一种译码器是将一种代码转换成另一种有别于之前代码,如可以将BCD 代码转换为七段显示译码器执行的动作就是把一个4位BCD码转换为7位码输出。如果有N个二进制选择线，则最多可译码为 2 N