unsigned型和signed型对象的算术运算。

本文探讨了C++中unsigned类型与int类型的算术运算规则及溢出处理方式,通过具体实例解释了不同类型间相加的过程。

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昨晚在书上看到了以下这些代码:
(以下在32为系统上进行操作)

unsigned u = 10;
int i = -42;
std::cout << i + i << std::endl;
std::cout << u + i << std::endl; 

运行结果如下:
这里写图片描述

我就想,这个结果是怎么出来的,是i先转换为unsigned再加u的吗!?
但我发现,如果int型的i先转化为unsigned型再和u相加的话,
i应该变为1000 0000 0000 0000 0000 0000 0010 1010
既2147483690
这里写图片描述
再加上u(=10)显然是不正确的。

所以我改了下代码:

unsigned u = 10;
int i = -1;
std::cout << i + i << std::endl;
std::cout << u + i << std::endl; 

发现结果既然等于9。

这里写图片描述

我又继续改代码:

unsigned u = 10;
int i1 = -1;
int i2 = -2;
int i3 = -9;
int i4 = -10;
int i5 = -11;
std::cout << u + i1 << std::endl; 
std::cout << u + i2 << std::endl; 
std::cout << u + i3 << std::endl; 
std::cout << u + i4 << std::endl; 
std::cout << u + i5 << std::endl; 

这里写图片描述

发现是这样的,i先和u相加,如果得出的值unsigned型存储范围内,则直接存储。
如果的出的值不在unsigned型存储范围内,则会发生溢出。
上面-11+10==-1,unsigned型的变量无法存储-1,所以发生下溢出,
从0000 0000 0000 0000 0000 0000 0000 0000
变为 1111 1111 1111 1111 1111 1111 1111 1111
这里写图片描述
恰为4294967295。
再减溢出31也恰为4294967264为开头那道题的答案。
所以总结以下,unsigned型的对象和signed型的算术运算,是俩对象先直接进行运算,最后在将结果转换为unsigned型的,如果结果的值超过了unsigned可存储的范围,则会发生溢出。

### 带符号数的位运算规则 #### 1. 移位操作 对于带符号数(`signed`),移位操作分为逻辑移位算术移位。 - **逻辑右移 (`>>`)** 当执行逻辑右移时,高位会被填充为0。这适用于无符号数或正数的情况,但对于负数可能会导致不正确的结果,因为符号位丢失[^4]。 ```cpp int a = -17; // 二进制表示:11111111 11111111 11111111 11101111 unsigned int b = (unsigned int)a >> 3; ``` - **算术右移 (`>>>` 或 `>>>>`)** 对于带符号数,应使用算术右移来保持符号位不变。这样可以确保负数在移位后的值仍然保留其符号属性。 ```cpp int c = -17; // 二进制表示:11111111 11111111 11111111 11101111 int d = c >>> 3; // 结果仍然是负数,符号位被复制到左边 ``` #### 2. 左移操作 无论是左移还是右移,在处理带符号整变量时都需要注意溢出问题。当进行左移操作时,低位总是填入0,而高位可能因数值变大而导致溢出。特别是对于负数来说,这种变化可能导致意想不到的行为。 ```cpp int e = -17; // 二进制表示:11111111 11111111 11111111 11101111 e <<= 3; // 可能会产生未定义行为,具体取决于编译器实现 ``` #### 3. 混合类运算 当混合不同类的数据参与运算时,遵循特定转换规则: - 如果表达式中含有任何无符号类的成员,则整个表达式的其他部分也会被视为无符号类并按此方式进行计算[^1]。 - 若涉及不同宽度的整形数据相加减,较小者先扩展至较大者的长度再做相应处理;若有符号性无符号性的差异,则统一转成后者继续后续流程[^2]。 #### 4. Verilog 中的具体应用 在硬件描述语言Verilog里,为了正确处理带有符号位的操作数,建议显式声明信号为有符号类,并利用 `$signed()` 函数强制指定某些表达式的解释方式[^3]。 ```verilog wire signed [7:0] data_in = 8'b1010_0011; // 明确指出data_in是有符号量 assign result = $signed(data_in) << 2; // 使用$signed()函数保证移位前后都是有符号形式 ```
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