DC综合
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IC小鸽
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DC综合约束：注意事项
1、用采样时钟约束输入信号的input delay输入信号的input delay不使用驱动时钟来约束，而是使用采用时钟进行约束举例如下：2、clock gating输出时钟驱动的信号的output delay使用clock gating之前的输入时钟来约束clock gating模块的输入时钟和输出时钟属于同步时钟，且具有相同的时钟属性，因此cg输出时钟驱动的时钟信号output...原创 2018-10-14 15:34:33 · 5790 阅读 · 1 评论 -
DC综合约束010_For循环在综合约束上的应用
For循环在综合约束上的应用1、for循环的应用场景IC设计中，一个模块可能会存在很多类似的输入数据，输入时钟，此类信号只名称有数字上的差异，如tx_serdes_clk0,tx_serdes_clk0,...,tx_serdes_clk72，如果每个时钟单独设置，需要很多行，而且不便于修改，此时使用for循环约束，效率高，清晰易懂。DC综合约束一般采用tcl语言编写约束，本文for循环的...原创 2019-03-24 20:36:00 · 981 阅读 · 0 评论 -
DC综合约束011_时钟描述_phi与clocked_on的区别
综合约束：clocked_on与phi的区别1、时钟描述clocked_on与phi的区别在综合前后，对寄存器的时钟端描述不同，在综合时需要读取的sdc约束文件中，时钟端的描述为clocked_on，在综合后网表中对器件时钟端口描述是phi。同样是时钟端口，clocked_on是综合前，phi是综合后网表中器件的时钟端口。2、利用for循设置约束phi的使用get_pins ...原创 2019-03-24 21:13:20 · 1680 阅读 · 0 评论 -
DC综合约束012_异步FIFO中的格雷码设置max_delay
DC综合约束012_异步FIFO中的格雷码设置max_delay1、异步fifo中格雷码约束为了保证异步fifo的功能和性能保证，需要在综合约束文件sdc中，约束异步FIFO格雷码的最大延时。约束如图所示：从格雷码寄存器的时钟端口---->到3级同步器的输入端口的最大延时。写地址waddr和读地址raddr格雷码同步都需要设置set_max_delay，延时可设置为读写时钟中最快时钟......原创 2019-03-31 11:07:59 · 17441 阅读 · 20 评论