使用Vivado抓取信号波形的使用说明

最新推荐文章于 2025-06-20 15:03:01 发布
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本文介绍如何使用Vivado工具进行信号波形抓取。从综合设置开始，详细说明标记信号、生成文件及加载逻辑的过程。适用于日常工程实践。

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由于项目工作需要，芯片换成V7，最近也开始使用Vivado进行编译、仿真等。这里有很多好的文章，但是大部分是理论型的，而且很深奥，刚接触Vivado 的工程师肯定看不懂。所以，今天在这里跟大家分享下怎么用Vivado来抓信号波形，实实在在的在日常的工程中会用到，不用自己摸索，一学就会。下面开始：

1、先综合一遍，然后在综合的“flatten_hierarchy”选项设置"none".

2、重新跑一遍综合后打开综合报告

3、打开“Debug”界面后，显示了工程中所有模块的所有信号。

4、选择需要抓取的信号，右键点击“Mark Debug”。

5、点击“OK”

6、标记成功后，在选择信号前面就会有个小瓢虫标志。

7、保存后生成bit文件

8、成功之后会在当前工程的xxx.runs\impl_1文件夹下找到.bit加载文件和.ltx波形文件

9、打开加载逻辑的界面, 然后会打开如下界面，点击“Open a new hardware target”, 接下来的几个界面一直点击“next”，贴一张图其他的不贴了, next到如下界面后，右击红框，选择“program", 选择需要加载的.bit文件，点击“program”, 加载成功后，在波形文件中选择当前.bit文件对应的.ltx波形文件, 右键芯片，点击“refresh device", 在Debug Probes窗口出现了抓取的信号，在该窗口下可以设置触发条件等，然后点击“Run Trigger”按钮.
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1.1 使用Vivado保存波形数据并读取 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）使用Vivado保存仿真波形数据并读取； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产
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明确指定 ILA 采样时钟： 在 setup_debug 向导或 write_debug_probes Tcl 命令中，确保为每个 mark_debug 信号所在的时钟域指定了正确的 ILA 采样时钟。避免直接标记 CDC 路径： 尽量不要直接标记跨时钟域路径上的信号（如同步器的第一级寄存器输出）。2.在综合后需要添加debug信号，并且要选择正确的时钟域，如果你不选择，时钟域是vivado随机分配的，可能存在时钟域不对；标记的信号本身就是跨时钟域信号，且 ILA 采样时钟与源或目的时钟都不同步。
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