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RSS订阅原创 马上要毕业了
马上就要毕业了，博客里有段时间没有更新了，主要是在写论文，不过不要紧，后期的更新我会继续的，记录生活与工作，分享干货与执著！！签约了HW,岗位是芯片设计与验证，技术贴和生活贴都将在7月八号开始，谢谢关注哈哈！！加油自己。...
2019-03-18 23:48:00
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原创 基于FPGA的高速ADC9XXX系列的产品研发记录与心得----系列二（玩FPGA玩到最后还是玩时钟）
当板子回来之后我们的数据二通道还是存在bug,通过测试发现，还是在测试模式下面，adC的输出数据没有问题，但在接收的那边还是存在如下图的问题，通过电源AVDD和DVDD的查看发现，没有问题啊！！！ 如下图，数据的不正常接收来看，我开始怀疑IDDR的原语中的.c(dco_clk)，这个dco_clk的来源 我们知道这个时钟一般就是ADC的DCO+...
2018-12-10 11:28:06
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原创 基于FPGA的高速ADC9XXX系列的产品研发记录与心得--------系列一（硬件的bug）
本人做了不少关于采集的工作所使用的ADC为105/125Mbps的ADC采样芯片，在这里对ADC系列的产品研发心得做了如下的总结：第一点：SPI时序的正确 我们知道ADC的接口为三根线的SPI接口，要保证正确的控制ADC工作就必须得确保你的SPI驱动程序正确，即满足datasheet的时序逻辑关系。第二点：ADC的数据就收时序逻辑要正确 就我个人的经验来看，AD9xxx系...
2018-12-05 10:25:28
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原创 关于DDR3时钟和时钟与数据格式的经典分析
<时钟篇>前述：对于DDR3的时钟说明，在做DDR3的存储之前有必要把各个时钟说明白搞明白，下面我讲的是对MIG（Xilinx）的时钟操作使用； clock period时钟：在例化K7系列的MIG核时，作者通过仿真发现并且很明确的告诉你，这个时钟就是DDR3物理层的DDR3_CLK_P和DDR3_CLK_N的时钟，这个时钟的选择决定了DDR3存入和读取的带宽，一般根据项目的...
2018-08-09 16:33:20
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原创 在FPGA的ROMIP核中导入由txt建立的coe数据文件并仿真
在FPGA的ROMIP核中导入由txt建立的coe数据文件并仿真内容为：MEMORY_INITIALIZATION_RADIX=16; //表示ROM内容的数据格式是16进制MEMORY_INITIALIZATION_VECTOR=11,22,33,44,55,66,77,88,99,aa,bb,cc,dd,ee,
2017-12-18 19:13:49
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转载 基于fpga的串口通信实现
FPGA：实现串行接口 RS232串行接口(RS-232)串行接口是连接FPGA和PC机的一种简单方式。这个项目向大家展示了如果使用FPGA来创建RS-232收发器。整个项目包括5个部分1. RS232是怎样工作的2. 如何产生需要的波特率3. 发送模块4. 接收模块5. 应用实例RS-232接
2017-12-18 19:10:42
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原创 ADC的配置和一种新的ADC配置架构
always @(posedge clk_100M)beginsdi sclk csb config_done end基于上图的时基和adc的需求来看有如下可行架构`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////
2017-12-18 19:05:54
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原创 FIFO的读写
1.同步时钟FIFO的读写（用同一个时钟）具体的工程可见ＦＰＧＡ的工程中：不空的标志出现从第一个数据写入，最后一个数据读出的时间；满标志出现在最后一个数据的写入，到第一个数据的读出之前的时间段；2.异步步时钟FIFO的读写:异步FIFO实例，对FP
2017-12-18 18:58:46
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原创 HTC595的时序操作序分析
说明：这是一个通过spi配置芯片595八个引脚的高低电平的输出控制，大大的节约了FPGA的引脚，在这里fpga需要四根线来配置，用户可以加载许多片595,就看fpga配置成多少bits输出了.16bits就是两片595=2*8腿；32bits=4片*8腿；在上面的时序图中可以知道1.OE端子全程为零；2.srclk时钟周期为80ns;3.ser从set_da
2017-12-18 18:57:02
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原创 FPGA电源供电芯片的设计篇
1.利用webench设计FPGA的电源电路Webench FPGA架构设计工具介绍：（Webench FPGA架构设计工具（图4）是一款十分有用的工具，能够帮助电源设计人员在几分钟内构建数个FPGA电源轨。这个工具包含某些最近上市的FPGA的详细电源需求。在这款工具中，你只需选择正在使用的FPGA，并且将电流调整到需要的水平上，而这款工具将形成一份综合性的设计报告。）
2017-12-18 18:55:11
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原创 VIVADO布线布不通过描述
一个布线布不通过的vivado案例//时钟的选择/*BUFGMUX_CTRL BUFGMUX_CTRL_BW0 (.O(clk_for_adc), // 1-bit output: Clock output.I0(serdes_rx_clk), // 1-bit input: Clock input (S=0).I1(pcie_clk), // 1-bit in
2017-12-18 18:51:26
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空空如也
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