
FPGA
文章平均质量分 76
不得了哒
这个作者很懒,什么都没留下…
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ise 用ip核倍频
1、top文件`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 13:59:59 05/04/2017 // Design Name: // Module原创 2017-05-05 09:54:07 · 2204 阅读 · 0 评论 -
第一次用verilog调试串口(发送、接收)
1、首先是发送,程序如下`timescale 1ns / 1psmodule send(in_data,out_data,en,clk); input clk;input[7:0] in_data;input en;output reg out_data;reg [12:0] timer;reg[7:0] in_buffer;//reg tx_flag;a原创 2017-04-26 21:37:51 · 8572 阅读 · 2 评论 -
vga
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Module Name: vga_test /////////////////////////////////////////////////////////////原创 2017-07-22 22:00:47 · 572 阅读 · 0 评论