reg: [0-9]

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给定内容仅为'repalce = 2; to ;'，信息过少，无法提炼出足够关键信息形成有效摘要。 
:'<,'>s#= [0-9];#;#gc

repalce = 2; to ;

verilog语法中+:和-：用法
yh13572438258的博客
12-09 1万+
verilog语法中+:和-：主要用来进行位选择。 位选择从向量net、向量 reg、整数变量或时间变量中提取特定位。可以使用表达式寻址该位。如果位选择超出地址边界或位选择为 x 或 z，则引用返回的值应为 x。声明为实时或实时的变量的位选择或部分选择应被视为非法。 向量net、向量 reg、整数变量或时间变量中的几个连续位可以被寻址，称为部分选择。有两种类型的部分选择，常量部分选择和索引部分选择。 向量 reg 或 net 的常量部分选择由以下语法给出： vect[msb_expr:lsb...
RK3588-Camera:MIPI-CSI调试之通路解析
授之以鱼不如授之以渔
02-23 7000
RK3588-Camera-CSI之通路解析
Verilog学习笔记
lrg的专栏
03-28 413
Verilog学习，串口接收与发送
Verilog语法_1(reg、wire、always语法)
kebu12345678的博客
06-05 1万+
September 16, 2016 作者：dengshuai_super 出处：http://blog.youkuaiyun.com/dengshuai_super/article/details/52557422 声明：转载请注明作者及出处。可综合文件放到design文件夹下，testbench文件放到sim文件夹下（文件夹名可自定义）//ex_module.v module ex_module( ...
代码中的“REG“
qq_52660422的博客
04-14 4815
"REG" 是一个常见的缩写，通常表示 "register"，在计算机编程和硬件设计中常常用于表示寄存器。
FPGA设计-时序约束（上篇，理论篇）
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老王的博客
01-13 5万+
最近都在做ARM的方面学习工作，感觉有必要记录下来之前FPGA的工作，好记性也不如烂笔头；说起FPGA，断断续续的也用过4，5年了，中间接触过DSP，就是因为没有记录文档资料，目前几乎快忘光了；FPGA方面的心得，将会由以下几个方面进行总结： 1.FPGA时序约束以及高速ADC约束实例 2.TDC进位延时链设计以及研究 3.TDC的精度以及自动校正算法的实现 STA：S
linux 驱动之设备树基础概念
shenlong1356的博客
12-15 1477
Table of Contents 一、设备节点 1.1、节点命名方式 二、节点内的属性 1、属性值格式 2.1.1、字符串 2.1.2、32 位无符号整数 2.1.3、字符串列表 2、标准属性 2.2.1、compatible 属性 2.2.2、model 属性 2.2.3、status 属性 2.2.4、#address-cells 和#size-cells 属性 2...
REG710NA-5/250的技术参数
12-12
产品型号:REG710NA-5/250输出电压最小值(V):5输出电压最大值(V):5容限(%):6输出电流(mA):30输入电压最小值(V):2.700输入电压最大值(V):5.500效率典型值(%):90静态电流典型值(μA):65关断电流典型值(μA):0.010开关...
REG710NA-2.5/250的技术参数
12-12
REG710NA-2.5/250输出电压最小值(V):2.500输出电压最大值(V):2.500容限(%):6输出电流(mA):30输入电压最小值(V):2.700输入电压最大值(V):5.500效率典型值(%):90静态电流典型值(μA):65关断电流典型值(μA):0.010开关...
REG113EA-3.3/250的技术参数
12-12
产品型号:REG113EA-3.3/250输出电压(V):3.300输出电流典型值(mA):400输入电压最小值(V):1.800输入电压最大值(V):10压差典型值(mV):250静态电流典型值(mA):0.850容限(%):1.500关断功能:Yes输出电容(μF):10输出电容...
RK3288 dts和dtsi介绍
weixin_30507481的博客
03-09 829
Device Tree 是一种描述硬件的数据结构，它起源于 OpenFirmware（OF）。在 Linux2.6 中，ARM 架构的板机硬件细节过多地被硬编码在 arch/arm/plat-xxx 和 arch/arm/mach-xxx，采用 Device Tree 后，许多硬件的细节可以直接透过它传递给 Linux，而不再需要在 kernel 中进行大量的冗余编码。 Devi...
Verilog HDLBits 第三期：2.2Vectors
weixin_51915958的博客
11-07 2078
前言 HDLbits网站如下 Problem sets - HDLBits (01xz.net) 从本期开始我们进入HDLbits第二章Verilog Language的学习，本期的内容是2.2Vectors 2.2.1Vectors(Vector0) 创建一个单输入、单输出的模块，它就是wire型。 不同于现实中的导线，在Verilog里线网型（和其他信号）是有方向的。这意味着信息单向流动，从source（通常只有一个，可简单理解为发送端）流向sinks（可以有多个，可简单理解为接收端），so
DTS1
zhouxinlin2009的专栏
07-12 941
一.什么是DTS？为什么要引入DTS？ DTS即Device Tree Source 设备树源码, Device Tree是一种描述硬件的数据结构，它起源于 OpenFirmware (OF)。 在Linux 2.6中，ARM架构的板极硬件细节过多地被硬编码在arch/arm/plat-xxx和arch/arm/mach-xxx，比如板上的 platform设备、resource、...
在Verilog中 reg [0:31] d0 与 reg [31:0] d0 有什么区别
RXT
06-20 2436
它们的区别只在于描述寄存器变量的时候，位索引（bit index）的顺序不同。reg [0:31] d0表示d0是由低位到高位排列的，即d0[0]代表最低位，d0[31]代表最高位；而reg [31:0] d0则表示d0是由高位到低位排列的，即d0[31]代表最低位，d0[0]代表最高位。在Verilog中，reg [0:31] d0和reg [31:0] d0都是描述一个32位寄存器变量d0。因此，在使用这两个描述方式时，需要注意位索引的顺序，以免出现程序错误。
FPGA实验二
daijingxin的博客
09-19 686
实验一:四选一选择器 // module test3, 选择器（mux）的代码， module test3( IN0 , // input 1 IN1 , // input 2 IN2 , // input 3 IN3 , // input 4 SEL1 , // select SEL2 ...
写verilog程序时遇到的零碎知识点
qq_39485231的博客
04-08 620
Altera的PLL的arest是高电平复位，当锁相环稳定输出后会把locked拉高 定义寄存器变量时： reg [9:0] data [63:0]; 这个语句定义的是64个10位的data，在使用时data [x] [y] 表示第x个data的第y位。 写if语句时 if() else() if //① else if else if ...
设备树里面#address-cells 、#size-cells、reg三者的关系
a3121772305的博客
08-03 9150
在linux设备树里面，我们经常看到如下描述： regulators { compatible = "simple-bus"; #address-cells = <1>; #size-cells = <0>; reg_usb_otg1_vbus: regulator@0 { ... //其他一些信息 reg = &l...
Linux设备树（Device Tree)
dabusideqiang的专栏
05-22 1753
文章转自：http://blog.163.com/thinki_cao/blog/static/83944875201411975617301/ 参考博客：
linux 设备树 浅析
qq_35947329的博客
10-29 555
引题：linux以前的版本如果在linux下新增一款开发板的支持，需要在内核的arch/arm/mach-xxx 和 arch/arm/plat-xxx 文件夹下增加.c和.h文件。例如你自己设计了一款开发板，你就需要新增.c和.h文件来定义一些信息，但这些信息只针对你自己这款开发板。因此当linux应用的越来越广泛，linux产品越来越多，这些.c和.h文件也就会越来越多，使得内核越来越庞大，因...
=> mw 0x302478a8 0x600062; mw 0x302478bc 0x640160; mw 0x302478a0 0x2640066; gpio set 32; gpio set 21; gpio set 29; umdk_hw_init; umdk_mapping_clk_init 0 1; umdk_port_interface_init 0 2; umdk_phybase_set 0 0 1 0; umdk_phy08_init; umdkportset 0; gpio: pin 32 (gpio 32) value is 1 gpio: pin 21 (gpio 21) value is 1 gpio: pin 29 (gpio 29) value is 1 umdk hw is init done _phy_rtl8218e_id_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x0 reg = 0x2 data = 0x1c _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x0 reg = 0x3 data = 0xc984 _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_id_get: chip_id0, port0, phy_id1 = 0x1c, phy_id2 = 0xc984 _phy_rtl8218e_id_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port1, read phy page = 0x0 reg = 0x2 data = 0xffff _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port1, read phy page = 0x0 reg = 0x3 data = 0xffff _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_id_get: chip_id0, port1, phy_id1 = 0xffff, phy_id2 = 0xffff _phy_rtl8218e_id_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port2, read phy page = 0x0 reg = 0x2 data = 0xffff _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port2, read phy page = 0x0 reg = 0x3 data = 0xffff _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_id_get: chip_id0, port2, phy_id1 = 0xffff, phy_id2 = 0xffff _phy_rtl8218e_id_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port3, read phy page = 0x0 reg = 0x2 data = 0xffff _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port3, read phy page = 0x0 reg = 0x3 data = 0xffff _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_id_get: chip_id0, port3, phy_id1 = 0xffff, phy_id2 = 0xffff _phy_rtl8218e_init: enter--------------- _phy_rtl8218e_conf_per_port_init: enter--------------- _phy_rtl8218e_dummy_reg_init: enter--------------- _phy_rtl8218e_reg_write: enter--------------- _phy_rtl8218e_reg_write: end--------------- _phy_rtl8218e_dummy_reg_init: chip_id0 port0 phy 8218e dummy reg init done! _phy_rtl8218e_chip_rev_id_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x327 reg = 0x15 data = 0x83 _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_chip_rev_id_get: chip_id0 port0 get chip RevId: 0x3 _phy_rtl8218e_sds_mode_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x260 reg = 0x12 data = 0xd0 _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_sds_mode_get: chip_id0 port0 SDS mode: 0x3 _phy_rtl8218e_conf_per_port_init: end--------------- _phy_rtl8218e_sds_basic_config: enter--------------- _phy_rtl8218e_sds_basic_config: enter---------------1111111111111111 _phy_rtl8218e_sds_mode_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x260 reg = 0x12 data = 0xd0 _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_sds_mode_get: chip_id0 port0 SDS mode: 0x3 _phy_rtl8218e_chip_rev_id_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x327 reg = 0x15 data = 0x83 _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_chip_rev_id_get: chip_id0 port0 get chip RevId: 0x3 _phy_rtl8218e_sds_basic_config: end--------------- _phy_rtl8218e_green_en_set: enter---------------base_port = 0 _phy_rtl8218e_sds_mode_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x260 reg = 0x12 data = 0xd0 _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_sds_mode_get: chip_id0 port0 SDS mode: 0x3 _phy_rtl8218e_green_en_set: if--------------- _phy_rtl8218e_green_en_set: if---------------end _phy_rtl8218e_green_en_set: end--------------- _phy_rtl8218e_power_set: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_MDI _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x0 reg = 0x0 data = 0x1940 _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_reg_write: enter--------------- _phy_rtl8218e_reg_write: end--------------- _phy_rtl8218e_power_set: end--------------- _phy_rtl8218e_sds_mode_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x260 reg = 0x12 data = 0xd0 _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_sds_mode_get: chip_id0 port0 SDS mode: 0x3 _phy_rtl8218e_sds_mode_get: enter--------------- _phy_rtl8218e_reg_read: enter--------------- _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_write ok _phy_rtl8218e_reg_read: PHY_RTL8218E_TYPE_SDS _phy_rtl8218e_page_read ok _phy_rtl8218e_reg_read: chip_id0 port0, read phy page = 0x260 reg = 0x12 data = 0xd0 _phy_rtl8218e_reg_read: end--------------- _phy_rtl8218e_sds_mode_get: chip_id0 port0 SDS mode: 0x3 _phy_rtl8218e_init: chip_id0, port0, phy initialization complete! _phy_rtl8218e_init: end--------------- set port: 0 => ping 172.14.48.149 umdk_start_call Using umdk_#0 device ARP Retry count exceeded; starting again ping failed; host 172.14.48.149 is not alive => 我这边的第一个phy的复位引脚，是mw 0x302478a8 0x600062；gpio set 32，32引脚，然后我使用这个mw命令去切gpio引脚模式，然后发现打印中显示初始化完成，但是还是ping不通，这是什么问题？
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10-24
其中`<phy_addr>`是PHY的地址（port0的地址可能是0），`<reg>`是寄存器地址。 - 读取基本控制寄存器（0x00）和状态寄存器（0x01）： - 基本控制寄存器（0x00）：通常写入0x1200（重启自动协商）或0x1400（100M全...
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