简单的多周期MIPS I CPU设计（二）—— 指令执行阶段

最新推荐文章于 2025-03-16 11:10:51 发布

huanghongxun

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分类专栏： CPU 文章标签： Verilog CPU MIPS 计算机组成原理硬件

本文链接：https://blog.youkuaiyun.com/huanghongxun/article/details/80822637

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本文详细介绍了MIPS I CPU的指令执行过程，包括取指令、解码、执行、内存读写和寄存器写五个阶段。在执行阶段，ALU根据微指令对操作数进行运算，并处理内存地址计算。解码阶段统一不同指令对，简化设计。内存读写阶段涉及数据缓存交互，寄存器写阶段存储计算结果。

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通常我们将RISC CPU的指令的执行过程分为5个步骤，分别是取指令(IF)、解码(ID)、执行(EX)、内存读写(MEM)、寄存器写(WB)。我们要实现CPU，可以将5个步骤做成5个子模块分别设计，这样可以大大降低我们的开发复杂度。

取指令(IF)

CPU在取指令阶段（IF阶段）时，先向一级指令缓存要指令，要到指令后我们将程序计数器（PC）自增1（1表示移动一条指令的宽度，如果数据单位是32位，那么就自增1，如果数据单位是8位1字节，那么就自增4）。这样我们在下次取指令的时候就能取到下一条指令了。同时如果你实现了分支预测，那么在这里则需要做另外的处理。

那么我们的取指令模块fetch_unit.v的端口如下：

端口种类	端口名	端口意义
input	clk	时钟信号
input	rst_n	复位信号
input	stall	阻塞信号
input	rw	读写状态
input	write	跳转到的地址
output	pc	程序计数器

当不阻塞时，写状态则将pc置为write，否则自增。很简单的逻辑。

    always @(posedge clk, negedge rst_n)
        if (!rst_n)
            pc <= 0; // 复位
        else

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