随笔记录
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海绵笨笨
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System verilog从Testbench中dump出所需要的数据代码
当Burst_Out_Valid为高时，将Burst_Out_Data的数据写入文件并换行，紧接着Burst_Out_Data_Quality信号也做相同的处理。这就是上面的代码块中每行代码的详细解释，基本的dump信息和处理方式都有了，可以直接使用，也可以根据情况进行修改。以wb的操作形式打开DUMP路径下dump_ch0_deinterleaver_out.txt文件；定义好信号所处的路径位置以及替换的宏定义名字 —— CHO_DEINTERLEAVER；将指针指向该文件的开头；原创 2023-10-23 11:46:34 · 351 阅读 · 0 评论 -
用VMware运行linux CentOS7时，Network中没有wired选项，只有VPN的情况解决方案
毫无征兆，平时使用正常的CentOS7在今天打开后发现无法连接到网络，wired图标也莫名的消失，并且在打开网络设置，也没有对wired的设置模块，这种问题很有可能是之前对云端之类的源进行操纵以及主机上挂梯子等一系列情况综合才会出现的。原创 2023-07-18 16:48:33 · 3419 阅读 · 6 评论 -
数字逻辑理论——组合电路
数字逻辑理论原创 2023-01-20 16:30:09 · 3322 阅读 · 0 评论 -
数字逻辑理论——从卡诺图到门电路
数字逻辑理论原创 2023-01-20 15:30:37 · 2377 阅读 · 0 评论 -
基于UVM方法的一种数据与参照数据文件对比监控打印System Verilog代码
UVM验证学，SV代码原创 2022-09-24 15:10:08 · 495 阅读 · 0 评论 -
Linux环境verilog编译器报错
verilog编译报错案例解决原创 2022-04-08 11:05:03 · 2503 阅读 · 0 评论 -
随笔记录——一种跟fft算法相关的校验算法
fft——快速傅里叶变换算法这个算法是流传非常广的一个算法，我在RRU文章里已经很详细的介绍过他的原理了，这里就是详细叙述。直接切入！说一说为什么要进行校验：其实并不是说所有用fft的都会要用到对fft数据的校验，但是在fpga或者其他的环境下，当你最初的input信号经过一层层的传递，来到fft这个模块的时候，fft的输入信号已经不是你当初给的数据那样了，而且你输入的数据也已经是没有相应的详细信息了，当数据量达到一定的程度，如果说改动了原有的运行环境之后出现了错误的话，你可能会需要非常多的时间去deb原创 2022-03-27 21:33:43 · 988 阅读 · 0 评论 -
Verilog中给有数值信号前加负号出现错误的问题
比如这个图片中的代码，当时是按照这个算法中的2047 - X去写的代码，原本下面的那行是这样写的：next_cos_phase = - phase_acc[21:11];最后跑出来数据错误，错误位很小，就是最后一位上下错1的样子，但是信号前加负号相当于取补码，计算的时候是取反加1的，这个时候的代码就相当于用 2048 - X 了，所以数据对比错误，此时要对应上需要减去取补码时加的这个1就可以了。...原创 2021-09-29 10:53:06 · 734 阅读 · 0 评论 -
随笔记录——关于数据对比出错的情况
一、当数据有的小1，有的相等的时候，可以考虑是不是round处理没有做；另一方面来看，当做了round处理的数据总是大1或者相等时就要考虑是不是不需要做这个round。二、有符号数进行运算的时候需要时刻注意负数…………台风来了，后面再写...原创 2021-10-12 18:15:24 · 335 阅读 · 0 评论 -
随笔记录 — 关于DEBUG和饱和处理（saturation）与四舍五入（Round）处理方式
关于DEBUG和饱和处理DEBUG饱和处理RoundDEBUGDEBUG也就是平时所说的调试，我最近发现有一些刚开始学习FPGA或者Verilog的人完全不懂的如何去DEBUG，所以在这里写一下一个DEBUG的思路。首先代码是肯定写完了之后才会有DEBUG的，为什么要DEBUG？因为你发现你的仿真跟你所预期或者需要的波形不一样。Windows的话，可以在EDA或者仿真软件上看到错误的地方，但是在Linux下的话，可能就是下图这样：会有一些提示，无论是Windows还是Linux，这里提供一个做DE原创 2021-08-13 17:53:35 · 1104 阅读 · 0 评论