【SVA】SystemVerilog Assertion语法速查

原创 已于 2022-12-01 14:42:29 修改 · 1.7k 阅读 · 32 ·
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#systemverilog #sva #assertion

于 2022-11-28 23:54:17 首次发布
本文详细介绍了SystemVerilog中的序列(seq)和属性(property)的使用，包括单次检查与并行检查的区别、延迟与仿真延迟的不同、周期内检查的各种逻辑操作(如and, intersect, or)以及first_match, throughout, within等语句的用法。此外，还讨论了局部变量的声明和赋值、display的调用以及控制assertion开闭的手段。同时，property与assume、coverage、assertion在验证中的角色也进行了阐述。

seq与property

在这里插入图片描述

|->,|=>

在这里插入图片描述
seq是单次检查，没什么必要用蕴含操作符
property是并行检查，蕴含操作符的左手是并行检查开启的条件。

##

在这里插入图片描述
!!!注意，这里的延迟和仿真里加的＃有一点区别。
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[*n ]

在这里插入图片描述

[=n ]

在这里插入图片描述

and

在这里插入图片描述
and是同一个周期开始检查，但不一定同一个周期结束检查。

intersect

与and相同是与逻辑，是同一个周期开始检查，也是同一个周期结束检查。

or

是同一个周期开始检查，但不一定同一个周期结束检查。需要左右至少有一个条件满足。才检查。
在这里插入图片描述

first_match

在这里插入图片描述
在这里插入图片描述

throughout

在这里插入图片描述

within

在这里插入图片描述

if

if和蕴含操作符是一样的
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ended

ended

局部变量与赋值

property和sequence内部可以创建局部变量
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在sequence、property中调用display

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[->1]

在这里插入图片描述

$rose $fell $isunknow

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$stable

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$past

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$countbits ,$countones,$onehot,$isunknown

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控制assertion的打开和关闭

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property 与 assume ，coverage，assertion(checker)

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