FPGA PWM调控(Verilog)

1 PWM调控

可调占空比本质上就是计数+译码，计数器从0计到period-1，是pwm的整个周期。
译码器实现：在计数值小于pulse_width的时输出高电平，否则输出低电平。
从而实现可调节的占空比。

2 代码

module pwm(
        input               clk,                     
        input               reset_n,                 
        output              out                         
           );
        parameter           en=1;                      
        parameter   [31:0