【I2C】IIC读写时序

已于 2022-08-30 23:20:31 修改
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分类专栏： Verilog 文章标签： i2c I2C FPGA 单片机
于 2020-04-20 11:01:32 首次发布
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I2C——读写时序
tyustli
03-07 1万+
I2C 基本的读写时序
【驱动】I2C读写时序
郭老二
05-08 741
I2C使用两条线在主控制器和从机之间通信，SCL(串行时钟线)和SDA(串行数据线)，这两条线需接5~10欧上拉电阻，总线空闲空闲时，SCL和SDA处于高电平，I2C总线标准模式速度可以达到100K/S，快速模式可以达到400K/S。
【车载开发系列】IIC总线协议时序图
千月星跡
06-19 3765
IIC协议是一种具有自动寻址、高低速设备同步和仲裁等功能的高性能串行总线，它是一个真正的多主机总线，支持一对多（一主多从）、多对多传输（多主多从）。它是各种总线协议中使用信号线最少的，只需要两根线便可以实现功能。连在IIC总线上的每个器件都有一个唯一的地址识别。其中高四位A7-A4是从机器件的固定编址，出厂时就已给定；A3-A1是从机器件的引脚地址，通过接地接电源来形成地址。术语描述发送器发送数据到总线的器件接收器从总线接收数据的器件主机。
I2C总线时序详解及软件实现
最新发布
m0_56841583的博客
04-23 1469
详细介绍I2C的读写时序，并使用Keil软件仿真中的逻辑分析仪对SCL和SDA电平进行跟踪分析。
I2C读写时序
phenixyf的专栏
09-10 1万+
1. I2C写时序图：     注意：最后一个byte后，结束标志在第十个CLK上升沿之后：   2. I2C读时序图：     注意：restart信号格式；读操作结束前最后一组clk的最后一个上升沿，主机应发送NACK（之前的读clk后最后一个bit发送ACK），然后再发送结束标志。
I2C总线信号时序总结
系统运维
10-17 2559
I2C总线信号时序总结 总线空闲状态　　I2C总线总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态，即释放总线，由两条信号线各自的上拉电阻把电平拉高。 启动信号　　在时钟线SCL保持高电平期间，数据线SDA上的电平被拉低（即负跳变），定义为I2C总线总线的启动信号，它标志着一次数据传输的开始。启动信号是一种电平跳变时序信号...
I2C读写时序简述
m0_49540263的博客
03-11 5999
I2C读写命令时序如下： 这里默认I2C每次传输均按8bit模式传输 写时序： 1）Master先发送Start bit,开始一笔传输； 2）Master发送从机地址 s_addr[7:0],其中s_addr[6:0]包含从机地址。 s_addr[7]读写标志位，1：写标志位，注意这里写标志位不表示立刻进入写数据还是读数据，而是表示Master写入写操作的写寄存器地址,或者说是写入读出操作的读寄存器地址。0：表示读标志位，直接进入，读数据状态，Slave会接管SDA的控制权，输出数据。 Master发送S
3.IIC的写时序
qq_43254508的博客
03-17 1229
对传入从机的控制命令最低位读写控制位写入不同数据值，主机可实现对从机的读/写操作，读写控制位为 0 时，表示主机要对从机进行数据写入操作；读写控制位为 1 时，表示主机要对从机进行数据读出操作。对于 I2C 协议的读/写操作，我们将其分为读操作和写操作两部分进行讲解。首先讲解 I2C 写操作，由于一次写入数据量的不同，I2C 的写操作可分为单字节写操作和页写操作，详细讲解如下。
I2C.rar_i2c_icc时序_iic vhdl_vhdl i2c_时序图
09-19
在I2C协议中，时序图会展示SCL（时钟线）和SDA（数据线）在读写操作中的状态变化。例如，写操作时序图会显示主设备如何发送开始信号、设备地址、写标志、数据字节以及接收从设备的ACK信号；而读操作则会包含额外的...
IIC总线时序详解
11-27
IIC总线时序详解
ac620_i2c_control_小梅哥_fpga_i2c_IIC_verilog
09-11
在这个项目"ac620_i2c_control_小梅哥_fpga_i2c_IIC_verilog"中，我们关注的是使用Verilog硬件描述语言实现的一个高效简洁的I2C控制器，该控制器已成功在小梅哥的AC620 FPGA开发板上进行验证。 I2C协议的核心是主...
面试你该如何回答---->IIC总线协议？
Zxn、Sirius荣耀之路
05-10 6364
IIC即Inter-Integrated Circuit(集成电路总线） 面试的时候主要会遇到的IIC问题如下 介绍一下你了解的I2C？ I2C总线是飞利浦（PHLIPS）公司推出的一种串行总线，用于连接微控制器及其外围设备， I2C串行总线有两根双向信号线。一根是数据线SDA，另一根是时钟线SCL。 它仅通过两根信号线就可以完成对所有挂载在I2C总线上的从器件进行操作。这样的好处是可以大大的节省
＜通信接口篇＞ I2C读写时序分析&实现思路
杰克拉力船长个人博客
08-28 902
I2C读写时序分析&实现思路
浅谈iic时序
qq_45570844的博客
06-10 2205
一文带你搞懂iic时序问题，从此手写时序不是梦
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【IIC通信】Chap.1（I2C）IIC通信原理、IIC读写时序详解
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IIC通信以两根连线SDA、SCL实现了完善的全双工同步数据传送, 可以方便地构成多机系统和外围器件扩展系统。
I2C 时序详解，精确到每一个时钟
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06-28 4万+
1      输入输出模式设置 官方文档中有这样的介绍：          SDA和SCL都是双向线路，都通过一个电流源或上拉电阻连接到正的电源电压，当总线空闲时，这两条线路都是高电平，连接到总线的器件输出级必须是漏极开路或集电极开路才能执行线与的功能；2C 总线上数据的传输速率在标准模式下可达100kbit/s，在快速模式下可达400kbit/s，在高速模式下可达 3.4Mbit/s ；
iic读写时序
04-17
### I2C协议的读写时序及其实现细节 #### 1. I2C协议概述 I2C（Inter-Integrated Circuit）是一种广泛使用的串行通信协议，主要用于短距离通信。它通过两根信号线——时钟线（SCL）和数据线（SDA），实现了多设备之间的高效通信[^4]。 #### 2. I2C读写时序图解析 I2C协议的读写操作依赖于严格的时序控制，以下是具体说明： ##### (1) 起始条件 起始条件标志着一次I2C事务的开始。主机先将SCL保持高电平，随后将SDA从高电平拉低。这种状态转换通知所有连接到I2C总线上的设备准备接收命令[^3]。 ##### (2) 地址帧 在起始条件之后，主机发送一个7位或10位的设备地址，紧接着是一个方向位（R/W）。如果该位为0，则表示写入；如果是1，则表示读取。每个字节传输完成后，从机需要回传一个应答位（ACK）来确认已成功接收到数据[^2]。 ##### (3) 数据帧 对于写操作，主机继续向从机发送数据，每次8比特，并等待从机发出ACK信号作为回应。而对于读操作，情况稍显复杂： - 主机会设置最后一个要读取的数据包不发ACK而是NACK，以此告知从机即将终止本次会话。 - 如果需要连续多次读取多个寄存器内容，则可以在中间阶段持续给出ACK直到最后才切换为NACK并触发停止条件[^2]。 ##### (4) 停止条件 当所有必要的数据交互完毕后，主控端需生成停止标志以正式结束当前对话过程。这一步骤涉及先把SCL置零再把SDA恢复原状的操作序列[^3]。 #### 3. FPGA实现中的注意事项 利用FPGA开发环境模拟上述标准流程时需要注意几个方面： - **精确计时**：确保每一个高低脉冲宽度满足规格书规定范围内的最小值要求； - **竞争冒险规避措施**：考虑到实际电路可能存在毛刺现象等因素干扰正常工作状况下的波形质量，因此建议加入适当延时环节或者采用锁存机制加以优化处理[^5]。 ```python def i2c_write(address, data): start_i2c() send_byte(address << 1 | 0) # Write bit is set to '0' wait_for_acknowledge() for byte in data: send_byte(byte) wait_for_acknowledge() stop_i2c() def i2c_read(address, num_bytes): result = [] start_i2c() send_byte((address << 1) | 1) # Read bit is set to '1' wait_for_acknowledge() while len(result) < num_bytes - 1: result.append(receive_byte()) send_acknowledge(True) last_byte = receive_byte() send_acknowledge(False) # NACK before STOP condition result.append(last_byte) stop_i2c() return result def start_i2c(): global scl, sda scl = True sda = False delay_us(5) def stop_i2c(): global scl, sda scl = False sda = False delay_us(5) scl = True delay_us(5) sda = True delay_us(5) ```
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