HelloQili的博客

也就是在电平transition时，transition的start肯定是output晚于input的，但是output可能会比input先达到阈值电压，从而构成了负的cell delay.

GLS 后仿

1、概念 同步电路中，输入数据需要与时钟满足setup time和hold time才能进行数据的正常传输，防止亚稳态； 类似的，对于一个异步复位寄存器来说，置位和复位信号同样需要和时钟满足recovery time和removal time才能有效进行置位和复位操作。 recovery time：恢复时间。撤销复位时，恢复到非复位状态的电平必须在时钟有效沿到来之前的一段时间到来，才能保证时钟能有效恢复到...

VC Formal(下简称VCF)工具是Synopsys厂开发的一个用于静态分析验证的商业EDA工具。VCF有很多种应用模式，比如FRV(Formal Register Verification), FPV(Formal Property Verification), FCA(Formal Coverage Analysis), SEQ(Sequential Equivalence Checking)等等。本文主要介绍FPV的启动脚本。FPV是基于断言属性的静态检查。相对于动态仿真验证，其优势在于能

1 SP(Strict Priority, 严格优先级)SP调度会给各个输入队列分配优先级，当高优先级的队列非空时，优先调度高优先级队列。只有当高优先级队列为空时，才有可能调度低优先级的队列。2 RR(Round Robin, 轮询)如何理解轮询？所谓‘轮’，是指RR调度中有一个RR指针，每次调度成功后，RR指针就会移动一下，指向下一个队列，而且这个指针是依次循环的，比如从0,1...一直到N，最后又循环到0。所谓'询'，就是指每次调度时去看RR指针指向的队列是否可用，如果可用的话，就调度RR指

在芯片验证岗位的面试过程中，有很多面试官喜欢问这个问题，目的是为了考察面试者对CDV(Coverage Drive Verification)的理解。本文讨论下这个问题。1.代码覆盖率低 +功能覆盖率高 1.1）有可能是cover group写得不完备，进一步地，测试点分解和test plan可能也不完备，尤其是对于初学者而言。遇到这种现象，PL应当警觉，需要明确是否存在测试点，test plan, cover group不完备的情况。 1.2）DUT中有大量冗余代码。或者集成进来的公...