时序逻辑的测试模块

最新推荐文章于 2024-04-08 18:43:33 发布

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本次实验旨在使用Quartus II进行时序逻辑的原理仿真。通过编写Verilog代码创建了一个测试模块，该模块包含了数据输入、时钟、复位和加载信号，以及数据输出和完成标志。在时钟上升沿或者复位信号触发时，模块会根据条件更新内部状态，并在数据输出端口提供处理后的数据。实验还涉及到Modelsim进行仿真验证。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

16:16:00
一、实验目的
Quartus || 原理仿真
二、实验内容
时序逻辑的测试模块
三、实验代码
module p2s(data_in,clock,reset,load, data_out,done);
input [3:0] data_in;
input clock, reset ,load;
output data_out;
output done;
reg done;
reg [3:0]temp;
reg [3:0]cnt;
always @(posedge clock or posedge reset )
begin
if(reset)
begin
temp<=0;
cnt<=0;
done<=1;
end
else if(load)
begin
temp<=data_in;
cnt<=0;
done<=0;
end
else if(cnt3)
begin
temp <= {temp[2:0],1’b0};
cnt<=0;
done<=1;
end
else
begin
temp <= {temp[2:0],1’b0};
cnt<=cnt+1;
done<=0;
end
end
assign data_out=(done1)?1’bz:temp[3];
endmodule
四、实验工具
电脑、Quartus||、Modelism
五、实验截图
在这里插入图片描述

视频链接

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