verilog中可综合与不可综合

最新推荐文章于 2023-08-13 22:08:44 发布

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#芯片

本文详细介绍了Verilog硬件描述语言中，哪些语句在综合过程中会被支持，如always、assign、reg等，以及哪些不被支持，如time、initial等。还提到了一些工具对特定结构的支持情况，如casex、casez在某些工具中可能得到支持。理解这些差异对于硬件设计者确保代码的可综合性和正确性至关重要。

所有综合工具都支持的结构

always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter

所有综合工具都不支持的结构

time，defparam，$finish，fork，join，initial，delays，UDP，wait

有些工具支持有些工具不支持的结构

casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

原作者连接yVerilog中可综合与不可综合的语句 - 知乎机试常考知识点 Verilog硬件描述语言有很完整的语法结构和系统，类似高级语言，这些语法结构的应用给我们的设计描述带来很多方便。但是，我们知道，Verilog是描述硬件电路的，它是建立在硬件电路的基础上的。有些…https://zhuanlan.zhihu.com/p/146034068