<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[gtatcs的专栏]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/gtatcs</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; gtatcs]]></copyright><item><title><![CDATA[异步FIFO的FPGA实现]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8976639</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8976639</guid><author>gtatcs</author><pubDate>Sun, 26 May 2013 15:15:58 +0800</pubDate><description><![CDATA[转自：http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html


本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques for Asynchronous FIFO Design》，同时加上一些自己的一些理解，有兴趣的朋友可以阅读原文。

一、]]></description><category></category></item><item><title><![CDATA[FPGA产生基于LFSR的伪随机数]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8976633</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8976633</guid><author>gtatcs</author><pubDate>Sun, 26 May 2013 15:13:12 +0800</pubDate><description><![CDATA[转自：http://www.cnblogs.com/BitArt/archive/2012/12/22/2827005.html


1.概念

　　通过一定的算法对事先选定的随机种子(seed)做一定的运算可以得到一组人工生成的周期序列，在这组序列中以相同的概率选取其中一个数字，该数字称作伪随机数，由于所选数字并不具有完全的随机性，但是从实用的角度而言，其随机程度已足够了。这里的“伪”]]></description><category></category></item><item><title><![CDATA[基于FPGA的CRC校验码生成器]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8976626</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8976626</guid><author>gtatcs</author><pubDate>Sun, 26 May 2013 15:11:33 +0800</pubDate><description><![CDATA[转自：http://www.cnblogs.com/BitArt/archive/2012/12/26/2833100.html


1.概述

　　CRC即Cyclic Redundancy Check，循环冗余校验，是一种数字通信中的常用信道编码技术。其特征是信息段和校验字段的长度可以任意选定。

2.CRC校验的基本原理：

　　CRC码是由两部分组成的，前部分是信息码，就]]></description><category></category></item><item><title><![CDATA[Synplify 使用过程中最常用的选项及命令的介绍]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8973672</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8973672</guid><author>gtatcs</author><pubDate>Sat, 25 May 2013 16:29:43 +0800</pubDate><description><![CDATA[转自：http://forum.eepw.com.cn/thread/208282/1
Synplify 使用过程中最常用的选项及命令的介绍。
一、 状态机相关
FSM Compiler Option
FSM Compiler是一个全局选项。勾选此选项之后Synplify Pro会自动检测代码中的状态机，根据状态数量的不同选择不同的编码方式。状态数量在0~4之间采用顺序编码(Sequent]]></description><category></category></item><item><title><![CDATA[always@*的含义以及优点]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8971539</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8971539</guid><author>gtatcs</author><pubDate>Fri, 24 May 2013 19:40:31 +0800</pubDate><description><![CDATA[Verilog-2001 added the much-heralded @* combinational sensitivity list token. Although the
combinational sensitivy list could be written using any of the following styles:
always @*
always @(*)
al]]></description><category></category></item><item><title><![CDATA[System Verilog的概念以及与verilog的对比]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8970489</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8970489</guid><author>gtatcs</author><pubDate>Fri, 24 May 2013 16:11:12 +0800</pubDate><description><![CDATA[以下内容源自网络。
SystemVerilog语言简介
 
SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Ac]]></description><category></category></item><item><title><![CDATA[数字电路中关键路径的选取]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8969230</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8969230</guid><author>gtatcs</author><pubDate>Fri, 24 May 2013 11:38:47 +0800</pubDate><description><![CDATA[转自：http://blog.youkuaiyun.com/xiangyuqxq/article/details/7267543
所谓关键路径就是，在电路中频繁调用，而且延迟过长，或者产生意外的几率比较大的线路。
怎样提取关键路径：
1：组合电路中的关键路径提取：
　　q=a&b&c|d&e&b;
　　因为b的传输要两级，
　　可以简单的提取b作为一级的：
　　q=(a&c|d&e)&b；
2]]></description><category></category></item><item><title><![CDATA[always和always@(*)]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8967609</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8967609</guid><author>gtatcs</author><pubDate>Thu, 23 May 2013 22:17:38 +0800</pubDate><description><![CDATA[1.always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。
 2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成 always #20 CLK_50Mhz = ～CLK_50Mh]]></description><category></category></item><item><title><![CDATA[2013年，各大IT公司待遇—公司更多，数据更加真实（最终版）]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8961782</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8961782</guid><author>gtatcs</author><pubDate>Wed, 22 May 2013 18:22:33 +0800</pubDate><description><![CDATA[转自西电论坛 今年暑假备用 

1：本人西电通院2013届毕业硕士，根据今年找工作的情况以及身边同学的汇总，总结各大公司的待遇如下，吐血奉献给各位学弟学妹，公司比较全，你想去的公司不在这里面，基本上是无名小公司了；但无名小公司有时也很给力。以下绝对是各大公司2013届校招的数据，少数几个是2012
 2011的数据，都已经特别注明，数据真实重要性高于一切！！！2013年以前的数据来源：西电好]]></description><category></category></item><item><title><![CDATA[XST中View RTL Schematic和View Technology Schematic区别]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8959450</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8959450</guid><author>gtatcs</author><pubDate>Wed, 22 May 2013 11:26:29 +0800</pubDate><description><![CDATA[转自：http://woodensouth.blog.hexun.com/55622651_d.html

XST中View RTL Schematic和View Technology Schematic区别
 
 
View Technology Schematic 更接近综合后在芯片中要形成的实际电路和资源使用情况。

RTL Schematic仅仅是语法分析得的结果，Techn]]></description><category></category></item><item><title><![CDATA[verilog中defparam的用法]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8946023</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8946023</guid><author>gtatcs</author><pubDate>Sun, 19 May 2013 09:48:05 +0800</pubDate><description><![CDATA[转自：http://yj62827856.blog.163.com/blog/static/1770911742011919101252687/


有机会看下defparam的语法了：如下：

当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：

　　1)defparam 重定义参数

　　语法：de]]></description><category></category></item><item><title><![CDATA[OC、OD、线或线与逻辑]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8939522</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8939522</guid><author>gtatcs</author><pubDate>Fri, 17 May 2013 14:04:40 +0800</pubDate><description><![CDATA[转自：http://blog.youkuaiyun.com/yicao821/article/details/6781542


一.什么是OC、OD

集电极开路门(集电极开路 OC或源极开路OD)
open-drain是漏极开路输出的意思，相当于集电极开路(open-collector)输出，即ttl中的集电极开路（oc）输出。一般用于线或、线与，也有的用于电流驱动。
open-drain是]]></description><category></category></item><item><title><![CDATA[基于FPGA的跨时钟域信号处理——同步设计的重要]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8936729</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8936729</guid><author>gtatcs</author><pubDate>Thu, 16 May 2013 20:03:08 +0800</pubDate><description><![CDATA[转自：http://www.chinaaet.com/article/index.aspx?id=182477


关键词:FPGA跨时钟域信号异步时钟

上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式，其实在这之前，特权同学想列举一个异步时钟域中出现的很典型的问题。也就是要用一个反例来说明没有足够重视异步通信会给整个设计带来什么样的危害。
特权同学要举的这个反例是真]]></description><category></category></item><item><title><![CDATA[亚稳态]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8936176</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8936176</guid><author>gtatcs</author><pubDate>Thu, 16 May 2013 17:14:27 +0800</pubDate><description><![CDATA[对setup time 以及hold on time，以及亚稳态的时序有详细的介绍。
转自：http://blog.163.com/sunhuifxd@126/blog/static/5585944320101119103529673/


1，简介
这篇文章是我对电子设计中，亚稳态问题的一种分析和总结。文章通过对数字电路中器件的工作机制的介绍，引出亚稳态问题的发生机制。并通过对亚稳态问]]></description><category></category></item><item><title><![CDATA[FPGA设计中的跨时钟域问题]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8935925</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8935925</guid><author>gtatcs</author><pubDate>Thu, 16 May 2013 16:52:11 +0800</pubDate><description><![CDATA[转自：http://blog.163.com/sunhuifxd@126/blog/static/55859443201010131042581

跨时钟域问题

在一个FPGA设计中可能会用到多个时钟，每个时钟在FPGA内部形成一个时钟域，如果在一个时钟域中产生的信号需要在另一个时钟域中使用，那么需要特别小心！

到另一个时钟域的信号

假设一个在时钟域CLKA产生的信号需要在时]]></description><category></category></item><item><title><![CDATA[FPGA同步复位，异步复位以及异步复位同步释放实例分析]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8931918</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8931918</guid><author>gtatcs</author><pubDate>Wed, 15 May 2013 19:25:12 +0800</pubDate><description><![CDATA[参考了网上很多关于复位的介绍，很乱，也有错误，下面是自己的一些整理，有误之处，还望大家不吝指出。


同步复位，异步复位以及异步复位同步释放实例分析
1.1      同步复位
1.1.1      同步复位介绍
同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。
1.1.2      同步复位优点
Ø  同步复位的优点大概有3条：
1)]]></description><category></category></item><item><title><![CDATA[异步复位和同步释放电路的详细解释]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8931123</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8931123</guid><author>gtatcs</author><pubDate>Wed, 15 May 2013 16:49:55 +0800</pubDate><description><![CDATA[首先给出复位信号亚稳态的原因：


复位结束也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间时无法决定现在的复位状态是1还是0，造成亚稳态。

下面是具体解释：

在带有复位端的D触发器中，当reset信号“复位”有效时，它可以直接驱动最后一级的与非门，令Q端“异步”置位为“1”or“0”。这就是异步复位。
当这个复位信号release时，Q的输出由前一级的内部输出决定。
然而]]></description><category></category></item><item><title><![CDATA[行为级和RTL级的区别]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8928029</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8928029</guid><author>gtatcs</author><pubDate>Tue, 14 May 2013 22:29:22 +0800</pubDate><description><![CDATA[转自：http://hi.baidu.com/renmeman/item/5bd83496e3fc816bf14215db

RTL级，register transfer level，指的是用寄存器这一级别的描述方式来描述电路的数据流方式；
而Behavior级指的是仅仅描述电路的功能而可以采用任何verilog语法的描述方式。
鉴于这个区别，RTL级描述的目标就是可综合，而行为级描述的目]]></description><category></category></item><item><title><![CDATA[学习verilog的经典好教材与资料]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8926627</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8926627</guid><author>gtatcs</author><pubDate>Tue, 14 May 2013 17:10:41 +0800</pubDate><description><![CDATA[夏宇闻系列的：
Verilong HDL入门(第3版) 巴斯克 (BHASKER J.)、夏宇闻、甘伟 北京航空航天大学出版社 (2008-09出版)
Verilog数字系统设计教程(第2版) 夏宇间 北京航空航天大学出版社 (2008-06出版)
Verilog HDL数字设计与综合(第2版)  Samir Palnitkar（帕尔尼卡）、夏宇闻、胡燕祥、刁岚松 电子工业出版社 (2009-0]]></description><category></category></item><item><title><![CDATA[基于FPGA的跨时钟域信号处理——借助存储器]]></title><link>https://blog.youkuaiyun.com/gtatcs/article/details/8926298</link><guid>https://blog.youkuaiyun.com/gtatcs/article/details/8926298</guid><author>gtatcs</author><pubDate>Tue, 14 May 2013 16:32:29 +0800</pubDate><description><![CDATA[转自：http://group.ednchina.com/GROUP_MES_14596_1375_28854.HTM?jumpto=view_welcomead_1368518315870

 为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中，在两个处理器间添加一个双口RAM或者FIFO来完成相互间的数据交换是很常见的做法。如今的FPGA大都集成了]]></description><category></category></item></channel></rss>