Verilog中reg signed的使用

有符号reg的用处是在，对变量进行位扩展时，会用变量当前位数的最高位进行扩展。
例如C是一个十七位的有符号数，C等于两个十六位的数a和b之差，那么这两个十六位的数字也需要定义为reg signed，否则在对a,b进行位扩展时候，会用0补位，即扩展为{1’b0,a}，只有定义为reg signed，才会扩展位{a[15], a}