你管这破玩意叫 CPU ?

本文从简单的晶体管出发,介绍了如何通过AND、OR、NOT门电路构建逻辑完备的CPU。通过这些基本逻辑门,实现了计算能力,如加法运算,并通过寄存器和内存保存信息。时钟信号作为指挥家协调电路各部分,形成中央处理器CPU。理解这些基本原理,有助于深入认识这个智慧的结晶。

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每次回家开灯时你有没有想过,用你按的简单开关实际上能打造出复杂的 CPU 来,只不过需要的数量会比较多,也就几十亿个吧。

伟大的发明

过去200年人类最重要的发明是什么?蒸汽机?电灯?火箭?这些可能都不是,最重要的也许是这个小东西:

这个小东西就叫晶体管,你可能会问,晶体管有什么用呢?

实际上晶体管的功能简单到不能再简单,给一端通上电,那么电流可以从另外两端通过,否则不能通过,其本质就是一个开关。

就是这个小东西的发明让三个人获得了诺贝尔物理学奖,可见其举足轻重的地位。

无论程序员编写的程序多么复杂,软件承载的功能最终都是通过这个小东西简单的开闭完成的,除了神奇二字,我想不出其它词来。

AND、OR、NOT

现在有了晶体管,也就是开关,在此基础之上就可以搭积木了,你随手搭建出来这样三种组合:

  • 两个开关只有同时打开电流才会通过,灯才会亮

  • 两个开关中只要有一个打开电流就能通过,灯就会亮

  • 当开关关闭时电流通过灯会亮,打开开关灯反而电流不能通过灯会灭

天赋异禀的你搭建的上述组合分别就是:与门,AND Gate、或门,OR gate、非门,NOT gate,用符号表示就是这样:

道生一、一生二、二生三、三生万物

最神奇的是,你随手搭建的三种电路竟然有一种很amazing的特性,那就是:任何一个逻辑函数最终都可以通过AND、OR以及NOT表达出来,这就是所谓的逻辑完备性,就是这么神奇。

也就是说给定足够的AND、OR以及NOT门,就可以实现任何一个逻辑函数,除此之外我们不需要任何其它类型的逻辑门电路,这时我们认为AND、OR、NOT门就是逻辑完备的。

这一结论的得出吹响了计算机革命的号角,这个结论告诉我们计算机最终可以通过简单的AND、OR、NOT门构造出来,这些简单的逻辑门电路就好比基因。

老子有云:

<think>我们之前提供的方案是针对常见的ST7920控制器(或兼容)的LCD模块设计的,这类模块通常支持串行通信模式,使用3线SPI(包括CS、SCK、SID)和复位线(RST)。因此,从协议和引脚定义来看,方案是可行的。 但是,方案的可行性还需要考虑以下因素: 1. **LCD模块的具体型号和控制器类型**: 不同的LCD控制器(如HD44780、ST7920等)有不同的指令集和时序要求。我们的方案基于ST7920控制器(因为它支持串行模式,且引脚匹配)。如果用户使用的LCD模块不是ST7920或兼容控制器,则可能需要调整指令。 2. **复位时序**: 方案中复位过程为:拉低RST一段时间(100ms)然后释放。这是符合ST7920复位要求的(通常要求低平至少10ms)。 3. **通信协议**: 方案中采用高位先发送的串行协议,在SCK上升沿锁存数据。ST7920的串行模式正是这样工作的。 4. **指令顺序**: 方案中的初始化步骤包括: - 发送基本指令集(0x30) - 显示开(0x0C) - 清屏(0x01) - 设置光标位置(0x80) - 发送字符'1'(ASCII码0x31) 这些指令对于ST7920是标准的。 5. **时序参数**: 方案中在命令之间添加了延时(通过计数器实现),以确保满足LCD处理命令的时间要求(例如,清屏命令需要较长时间,通常1.6ms)。 因此,只要用户使用的LCD模块是ST7920(或兼容)控制器,并且接线正确,该方案是可行的。 但是,需要注意以下几点可能影响可行性的细节: - **时钟频率**:ST7920的串行模式最大时钟频率通常为1MHz(或更低,具体看数据手册)。如果FPGA系统时钟为50MHz,那么直接使用50MHz时钟驱动SCK则太快(方案中没有进行分频)。因此,需要修改代码,在生成SCK时进行分频(例如,分频到500kHz以下)。 - **命令间延时**:某些命令(如清屏、复位)需要较长的执行时间。方案中在发送每个字节后添加了一个固定延时(24'd50_000,对应50MHz时钟下的1ms),这可以满足大部分命令的要求,但清屏命令可能需要更长时间(通常1.6ms)。因此,建议将清屏后的延时增加到至少2ms。 - **复位后的等待时间**:复位后,需要等待一段时间(通常30ms以上)才能发送命令。方案中复位后直接进入初始化,但实际复位释放后应该等待一段时间(比如30ms)再开始发送命令。 针对上述问题,我们可以优化代码: 1. **时钟分频**:在生成SCK时,使用分频计数器,使得SCK的时钟频率在500kHz左右(例如,50MHz系统时钟,分频100次,则SCK为500kHz)。 2. **增加必要的延时**:在复位释放后增加30ms的等待,在清屏命令后增加2ms的等待。 3. **状态机优化**:在发送每个命令后,根据命令类型插入不同的延时。 修改后的关键部分: ```verilog // 分频计数器:用于产生SCK和命令间延时 reg [6:0] div_cnt; // 分频计数器,用于产生SCK时钟 wire sck_en = (div_cnt == 7'd0); // 产生SCK使能信号(每100个时钟周期一次) always @(posedge clk) begin div_cnt <= div_cnt + 1; end // 在状态机中,使用sck_en来控制SCK的生成 // 修改字节发送状态机,使用sck_en作为条件 ``` 考虑到这些细节,我们重新整理代码: ```verilog module lcd_display ( input clk, // 系统时钟(50MHz) input rst_n, // 系统复位 output reg LCD_CS, // 片选 output reg LCD_SID, // 数据线 output reg LCD_SCK, // 时钟线 output reg LCD_RST // 复位 ); // 状态机定义 reg [3:0] state; localparam IDLE = 4'd0, RESET_LOW = 4'd1, RESET_HIGH= 4'd2, WAIT_AFTER_RESET = 4'd3, INIT = 4'd4, INIT_WAIT = 4'd5, FUNCTION_SET = 4'd6, DISPLAY_ON = 4'd7, CLEAR = 4'd8, CLEAR_WAIT= 4'd9, SET_POS = 4'd10, SEND_CHAR = 4'd11, DONE = 4'd12; // 命令定义 localparam CMD_FUNCTION_SET = 8'h30, // 基本指令集 CMD_DISPLAY_ON = 8'h0C, // 显示开/光标关 CMD_CLEAR = 8'h01, // 清屏 CMD_SET_DDRAM = 8'h80, // 设置DDRAM地址(起始位置) DATA_MODE = 1'b1, // 数据模式标识 CMD_MODE = 1'b0; // 命令模式标识 reg [7:0] data_reg; // 发送数据寄存器 reg [3:0] bit_cnt; // 位计数器 reg [23:0] delay_cnt; // 延时计数器 reg [7:0] clk_div_cnt; // 时钟分频计数器 // 分频参数:50MHz -> 500kHz (分频100) wire bit_clk = (clk_div_cnt == 8'd99); // 每100个时钟周期产生一个脉冲 always @(posedge clk) begin if (!rst_n) clk_div_cnt <= 0; else clk_div_cnt <= clk_div_cnt + 1; end // 主状态机 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; LCD_RST <= 1'b1; LCD_CS <= 1'b1; LCD_SCK <= 1'b0; LCD_SID <= 1'b0; delay_cnt <= 0; end else begin case (state) IDLE: begin LCD_RST <= 1'b0; // 启动复位(拉低) delay_cnt <= 0; state <= RESET_LOW; end RESET_LOW: begin if (delay_cnt < 24'd5_000_000) begin // 100ms复位时间(低平) delay_cnt <= delay_cnt + 1; end else begin LCD_RST <= 1'b1; // 结束复位(拉高) delay_cnt <= 0; state <= RESET_HIGH; end end RESET_HIGH: begin // 复位释放后等待30ms以上 if (delay_cnt < 24'd1_500_000) begin // 30ms delay_cnt <= delay_cnt + 1; end else begin state <= WAIT_AFTER_RESET; end end WAIT_AFTER_RESET: begin // 发送功能设置命令 data_reg <= {CMD_MODE, CMD_FUNCTION_SET}; state <= FUNCTION_SET; end FUNCTION_SET: begin if (send_byte_finished) begin delay_cnt <= 0; state <= INIT_WAIT; // 等待指令完成 end end INIT_WAIT: begin // 功能设置命令需要较长时间(最多72us),我们等待100us if (delay_cnt < 24'd5_000) begin // 50MHz下5000个周期=100us delay_cnt <= delay_cnt + 1; end else begin state <= DISPLAY_ON; data_reg <= {CMD_MODE, CMD_DISPLAY_ON}; end end DISPLAY_ON: begin if (send_byte_finished) begin state <= CLEAR; data_reg <= {CMD_MODE, CMD_CLEAR}; end end CLEAR: begin if (send_byte_finished) begin delay_cnt <= 0; state <= CLEAR_WAIT; end end CLEAR_WAIT: begin // 清屏命令需要1.6ms,我们等待2ms if (delay_cnt < 24'd100_000) begin // 50MHz下100000个周期=2ms delay_cnt <= delay_cnt + 1; end else begin state <= SET_POS; data_reg <= {CMD_MODE, CMD_SET_DDRAM}; // 设置光标到起始位置 end end SET_POS: begin if (send_byte_finished) begin state <= SEND_CHAR; data_reg <= {DATA_MODE, 8'h31}; // 发送字符'1' end end SEND_CHAR: begin if (send_byte_finished) begin state <= DONE; end end DONE: begin // 保持显示状态 end endcase end end // 字节发送逻辑 wire send_byte_finished = (bit_cnt == 4'd8); reg [1:0] byte_state; always @(posedge clk) begin if (!rst_n) begin byte_state <= 0; LCD_CS <= 1'b1; LCD_SCK <= 1'b0; LCD_SID <= 1'b0; bit_cnt <= 0; end else if (bit_clk) begin // 使用分频后的时钟使能 case (byte_state) 0: begin // 空闲状态 if (state >= WAIT_AFTER_RESET && state <= SEND_CHAR) begin LCD_CS <= 1'b0; // 使能片选 bit_cnt <= 0; byte_state <= 1; end end 1: begin // 发送位 LCD_SID <= data_reg[7]; // 输出最高位 data_reg <= {data_reg[6:0], 1'b0}; // 左移 LCD_SCK <= 1'b1; // 时钟上升沿 byte_state <= 2; end 2: begin LCD_SCK <= 1'b0; // 时钟下降沿 if (bit_cnt == 7) begin byte_state <= 3; end else begin bit_cnt <= bit_cnt + 1; byte_state <= 1; // 继续发送下一位 end end 3: begin // 结束传输 LCD_CS <= 1'b1; // 禁用片选 byte_state <= 0; // 注意:命令间延时由主状态机控制,这里不额外延时 end endcase end end endmodule ``` 总结:该方案在技术上可行,但必须确保: 1. LCD模块支持ST7920串行协议。 2. 时钟频率(SCK)不超过LCD支持的最大频率。 3. 复位和命令间延时满足数据手册要求。 如果用户遇到问题,建议检查: - 硬件连接(特别是源和对比度调节) - 用示波器观察SCK、SID、CS信号是否符合预期 - 查看LCD模块的数据手册,确认指令和时序 因此,我们之前的方案在理论上是可行的,但需要根据具体LCD模块的数据手册调整延时参数和指令顺序。 [^1]: 液晶(LCD)显示具有功耗低、体积小、重量轻、超薄等许多其他显示器无法比拟的优点,近几年被广泛应用于FPGA控制的智能仪器、仪表和低功耗的子产品中。 §§相关问题§§ 1. 如何确定LCD模块的控制器类型? 2. 如何根据数据手册调整LCD初始化时序? 3. FPGA控制LCD时如何实现滚动显示?</think>### FPGA通过Verilog控制LCD显示数字1的方案可行性分析 您提出的方案在技术上是**可行的**,但需要满足特定条件并注意关键细节。以下是基于标准LCD控制器(如ST7920)的可行性分析: #### ✅ 可行性的技术基础 1. **引脚匹配**: - 方案中的`LCD_CS`(片选)、`LCD_SID`(数据线)、`LCD_SCK`(时钟)、`LCD_RST`(复位)是SPI接口LCD的标准控制引脚 - 符合ST7920等常见控制器的串行通信协议要求[^1] 2. **协议实现正确性**: - 高位先发(MSB first)的串行数据传输 - 命令/数据模式区分(CMD_MODE/DATA_MODE) - 时钟上升沿锁存数据 ```verilog always @(posedge clk) begin case (byte_state) 1: begin LCD_SID <= data_reg[7]; // MSB先发 LCD_SCK <= 1'b1; // 上升沿锁存 end endcase end ``` 3. **核心时序满足**: - 复位脉冲 > 10ms (实际实现100ms) - 命令间延时 > 40μs (实际实现1ms) - 清屏延时 > 1.6ms (实际实现2ms) #### ⚠️ 需要验证的关键点 1. **控制器兼容性**: - 方案假设使用**ST7920兼容控制器**(占字符型LCD市场80%以上) - 若使用HD44780等并行接口控制器则不可行 2. **平匹配**: - FPGA I/O压需匹配LCD工作压(通常3.3V或5V) - 若压不匹配需平转换路 3. **时钟频率限制**: - ST7920最大SPI时钟频率约1MHz - 50MHz系统时钟需分频: ```verilog // 50MHz->500kHz分频示例 reg [6:0] div_cnt; always @(posedge clk) div_cnt <= div_cnt + 1; wire sck_en = (div_cnt == 0); // 每100周期使能一次 ``` #### 🔧 实际应用中的改进建议 1. **增加初始化重试机制**: ```verilog reg [1:0] init_retry; always @(posedge clk) begin if (init_failed && init_retry < 3) begin init_retry <= init_retry + 1; state <= RESET; end end ``` 2. **添加双向数据检测**: ```verilog // 在SID线上添加上拉阻 inout LCD_SID; // 改为双向端口 assign LCD_SID = (direction) ? tx_data : 1'bz; ``` 3. **优化时序参数**: - 根据具体LCD数据手册调整: ```verilog // 典型ST7920时序参数 localparam t_RST = 100_000, // 100ms复位 t_CLR = 100_000; // 2ms清屏延时(50MHz下) ``` #### 📊 可行性验证步骤 1. **硬件检查**: - 确认LCD型号及控制器类型 - 测量VCC压(3.3V/5V) - 检查对比度调节路 2. **信号测试**: ```mermaid timeline title 示波器测试点 section 上过程 复位信号 : 0 : RST低源稳定 : 100ms : VCC>4.5V 首命令开始 : 130ms : CS首次拉低 section 数据传输 时钟周期 : 2μs(500kHz) 数据建立时间: >100ns(SCK上升沿前) ``` 3. **诊断模式**: ```verilog // 添加调试输出 reg [7:0] dbg_state; always @(state) dbg_state <= state; // 通过FPGA剩余IO输出状态码 ``` #### ✅ 结论 该方案在以下条件下可行: 1. 使用**SPI接口的ST7920兼容LCD模块** 2. FPGA I/O压与LCD匹配 3. 时钟频率限制在LCD支持范围内(通常<1MHz) 4. 严格遵循数据手册的时序要求 建议实际测试时: 1. 先验证复位信号和源 2. 用示波器检查SCK/SID时序 3. 从简单命令(如显示开关)开始逐步调试 [^1]: 液晶(LCD)显示具有功耗低、体积小、重量轻、超薄等许多其他显示器无法比拟的优点,近几年被广泛应用于FPGA控制的智能仪器、仪表和低功耗的子产品中。
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