36、低功耗与高抗扰性的新型D锁存器设计

低功耗与高抗扰性的新型D锁存器设计

1. 背景与基础技术

在现代电子行业中，随着技术节点的不断降低，功率耗散问题日益突出。传统电路设计多采用CMOS技术，而FinFET（多栅场效应晶体管）技术因其能显著改善传播延迟、功率耗散和功率延迟积等性能，受到了广泛关注。与平面MOSFET相比，FinFET能更好地控制沟道，减少漏电流和短沟道效应，从而降低功耗。
在本次设计中，使用了ASAP7工艺设计套件（PDK）来设计不同风格的D锁存器。该套件的参数包括标称电源电压0.7V、栅极长度20nm、鳍片宽度7nm、鳍片高度32nm和氧化物厚度2.1nm。其包含BSIM - CMG SPICE模型以及多种器件，如LVT、SLVT、RVT和SRAM等。其中，SRAM器件可用于设计保留锁存器和其他低功耗电路，因为它能减少重叠电容和栅极感应漏极泄漏。

2. FinFET INDEP技术

为解决低技术节点下功率耗散增加的问题，提出了许多低泄漏技术，其中FinFET INDEP技术是本次设计的重点。该技术通过在上拉和下拉网络之间放置两个FinFET晶体管（一个p型和一个n型），这两个额外的晶体管为输入相关晶体管。通过控制它们的输入，可以增加从电源（vdd）到地的关断晶体管数量，从而增加电阻，降低功率耗散。虽然这种技术会使传播延迟略有增加，但通过合理选择输入，可以减少延迟增加的影响。此外，还可以通过立即开启用于形成布尔逻辑的FinFET晶体管以及增加额外插入的INDEP FinFET晶体管的宽度来降低传播延迟。

3. 7nm技术节点下的D锁存器设计

3.1 传统FinFET D锁存器

D锁存器是顺序电路的基本构建块，用于存储单个