在VexRiscv的Murax SoC中实现APB总线串行数据传输

在VexRiscv的Murax SoC中实现APB总线串行数据传输

【免费下载链接】VexRiscv A FPGA friendly 32 bit RISC-V CPU implementation 项目地址: https://gitcode.com/gh_mirrors/ve/VexRiscv

背景介绍

在基于VexRiscv的Murax SoC系统中，APB(Advanced Peripheral Bus)总线是一种常用的外设连接总线。当需要处理大量数据输入输出时，传统的为每个数据分配独立地址的方法会占用大量地址空间，降低系统效率。本文将探讨如何在Murax SoC中实现通过APB总线进行串行数据传输的方案。

问题分析

在实现64点FFT IP核集成时，面临的主要挑战是：

1. 复数数据输入输出需要处理大量数据（实部和虚部）
2. 传统内存映射方式需要为每个数据分配独立地址，导致地址空间浪费
3. 需要高效的数据传输机制

解决方案

硬件设计

在硬件层面，可以采用有限状态机(FSM)配合移位寄存器实现串行数据接收：

val processing: State = new State {
  onEntry {
    index := 0
  }
  whenIsActive {
    // 移位寄存器实现数据串行接收
    vecin(7) := vecin(6)
    vecin(6) := vecin(5)
    vecin(5) := vecin(4)
    vecin(4) := vecin(3)
    vecin(3) := vecin(2)
    vecin(2) := vecin(1)
    vecin(1) := vecin(0)
    vecin(0).re := io.realin
    vecin(0).im := io.imagin
    
    index := index + 1
    when(index === 8) {
      goto(calculating)
    }
  }
}

这种设计通过移位寄存器将串行输入的数据逐步存储到数组中，当收集到足够数量的数据后（本例中为8个），状态机切换到计算状态。

软件实现

在C代码中，可以通过循环结构向同一地址连续写入数据：

// 假设FFT_IP_BASE是FFT IP核的基地址
volatile uint32_t* fft_reg = (uint32_t*)FFT_IP_BASE;

// 发送实部数据
for(int i=0; i<64; i++) {
    *fft_reg = real_data[i];  // 写入实部
    // 可能需要添加适当的延迟或状态检查
}

// 发送虚部数据
for(int i=0; i<64; i++) {
    *fft_reg = imag_data[i];  // 写入虚部
    // 可能需要添加适当的延迟或状态检查
}

实现注意事项

1. 同步机制：硬件和软件之间需要建立明确的同步机制，确保数据完整传输
2. 时序控制：在连续写入数据时需要考虑总线时序，可能需要添加适当的延迟
3. 状态反馈：硬件应提供状态寄存器，指示是否准备好接收新数据
4. 数据校验：考虑添加简单的校验机制，确保数据传输正确性

性能优化

1. 批量传输：可以设计支持批量传输模式，一次传输多个数据
2. 双缓冲机制：实现双缓冲可以减少等待时间，提高吞吐量
3. DMA支持：对于大数据量传输，可考虑集成DMA控制器

总结

在VexRiscv的Murax SoC中，通过结合FSM和移位寄存器设计，配合适当的软件控制，可以实现高效的APB总线串行数据传输。这种方法特别适合需要处理大量数据的IP核集成，如FFT、FIR滤波器等数字信号处理应用。实际实现时需要仔细考虑硬件软件协同设计，确保数据传输的可靠性和效率。

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