LiteDRAM 开源项目使用教程

LiteDRAM 开源项目使用教程

litedram Small footprint and configurable DRAM core 项目地址: https://gitcode.com/gh_mirrors/li/litedram

1. 项目介绍

LiteDRAM 是一个小巧且可配置的 DRAM 核心，由 EnjoyDigital 开发并维护。它是 LiteX 库的一部分，旨在通过提供简单、优雅且高效的实现来降低复杂 FPGA 核心的入门门槛。LiteDRAM 使用 Migen 描述硬件，使其高度可配置且易于使用。它可以作为 LiteX 库的一部分使用，也可以通过生成 Verilog RTL 代码集成到标准设计流程中。

LiteDRAM 的主要特点包括：

• 支持多种 PHY（物理层），如 Xilinx、Altera、Lattice 等。
• 支持多种 DRAM 类型，如 DDR、LPDDR、DDR2、DDR3 等。
• 提供完全流水线化的高性能核心。
• 支持多种用户接口，如 Native、AXI-MM、Wishbone 等。
• 支持 DMA 读写、BIST（内置自测试）、ECC（错误校正码）等功能。

2. 项目快速启动

安装依赖

首先，确保你已经安装了 Python 3.6+ 以及 FPGA 厂商的开发工具。然后，按照 LiteX 的安装指南安装 LiteX 和相关核心。

# 安装 LiteX 和相关核心
pip install litedram

生成 Verilog 代码

你可以使用 LiteDRAM 生成 Verilog 代码，并将其集成到你的设计中。以下是一个简单的示例：

from litedram.phy import GENSDRPHY
from litedram.core import ControllerSettings
from litedram.frontend import AXI4
from litedram.modules import MT48LC16M16A2

# 配置 PHY 和核心
phy_settings = GENSDRPHY.Settings(
    memtype="SDR",
    nphases=1,
    rdphase=0,
    wrphase=0,
    rdcmdphase=0,
    wrcmdphase=0,
    cl=2,
    read_latency=2,
    write_latency=0
)

core_settings = ControllerSettings(
    phy_settings=phy_settings,
    module=MT48LC16M16A2(sys_clk_freq=100e6),
    with_refresh=True,
    refresh_zqcs_interval=10e6,
    with_auto_precharge=True
)

# 生成 Verilog 代码
axi = AXI4(core_settings)
axi.generate_verilog()

运行测试

LiteDRAM 提供了单元测试，你可以运行这些测试来验证其功能。

# 运行所有单元测试
./setup.py test

# 运行特定测试
python3 -m unittest test.test_name

3. 应用案例和最佳实践

LiteDRAM 已经被广泛应用于多个商业和开源项目中，以下是一些典型的应用案例：

• HDMI2USB: 一个开源项目，使用 LiteDRAM 作为其 SDRAM 控制器，用于捕获和传输 HDMI 信号。
• NeTV2: 一个开源硬件项目，使用 LiteDRAM 作为其内存控制器，支持多种视频处理功能。
• USBSniffer: 一个开源 USB 抓包工具，使用 LiteDRAM 作为其数据缓存。

最佳实践包括：

• 根据项目需求选择合适的 PHY 和 DRAM 类型。
• 配置合适的刷新和预充电策略，以确保内存的稳定性和性能。
• 使用 AXI 或 Wishbone 接口时，确保接口的时序和带宽满足需求。

4. 典型生态项目

LiteDRAM 是 LiteX 生态系统的一部分，LiteX 是一个开源的 SoC 构建框架，支持多种外设和接口。以下是一些与 LiteDRAM 相关的典型生态项目：

• LiteX: 一个开源的 SoC 构建框架，支持多种外设和接口，如 PCIe、SATA、Ethernet 等。
• Migen: 一个 Python 硬件描述语言，用于描述硬件逻辑，LiteDRAM 使用 Migen 进行硬件描述。
• MiSoC: 一个开源的 SoC 设计框架，基于 Migen 和 LiteX，支持多种外设和接口。

这些项目共同构成了一个强大的开源硬件生态系统，为开发者提供了丰富的工具和资源。

litedram Small footprint and configurable DRAM core 项目地址: https://gitcode.com/gh_mirrors/li/litedram