Verilog to Routing (VTR) 项目推荐

Verilog to Routing (VTR) 项目推荐

【免费下载链接】vtr-verilog-to-routing Verilog to Routing -- Open Source CAD Flow for FPGA Research 项目地址: https://gitcode.com/gh_mirrors/vt/vtr-verilog-to-routing

项目基础介绍和主要编程语言

Verilog to Routing (VTR) 项目是一个全球协作的开源框架，旨在为 FPGA 架构和计算机辅助设计 (CAD) 研究与开发提供支持。该项目的主要编程语言包括 C++、Verilog、Python、C 和 Shell。

项目核心功能

VTR 项目的主要功能是从 Verilog 描述的数字电路和目标 FPGA 架构描述开始，执行以下步骤：

1. Elaboration: 详细描述电路。
2. Synthesis & Partial Mapping (PARMYS): 综合和部分映射。
3. Logic Optimization & Technology Mapping (ABC): 逻辑优化和技术映射。
4. Packing, Placement, Routing & Timing Analysis (VPR): 打包、布局、布线和时序分析，以生成 FPGA 的速度和面积结果。

VTR 还包括一组已知可与设计流程配合使用的基准设计，并能通过 Symbiflow 生成 FASM 以编程某些商业 FPGA。

项目最近更新的功能

VTR 项目的最近更新包括但不限于以下功能：

1. Docker 支持: 提供了 Dockerfile，用于设置运行 VTR 所需的所有必要包。
2. 自动化测试: 引入了 BuildBot 进行定期自动化测试，以跟踪质量和稳定性。
3. QoR 跟踪: 增加了对质量结果 (QoR) 的自动测量和跟踪功能。
4. 开发流程改进: 采用了特性分支流，开发者可以为新代码创建新分支，测试并测量其质量结果，最终生成拉取请求进行审查。

这些更新显著提升了项目的稳定性和开发效率，使其更易于使用和贡献。

【免费下载链接】vtr-verilog-to-routing Verilog to Routing -- Open Source CAD Flow for FPGA Research 项目地址: https://gitcode.com/gh_mirrors/vt/vtr-verilog-to-routing