开源项目：基于Verilog的5G NR低层PHY实现

开源项目：基于Verilog的5G NR低层PHY实现

open5G_phy A ressource efficient, customizable, synthesizable 5G NR lower PHY written in Verilog 项目地址: https://gitcode.com/gh_mirrors/op/open5G_phy

1. 项目介绍

本项目是一个自定义、可综合的5G NR低层PHY（物理层），使用Verilog语言编写，旨在用于用户设备（UE）。该PHY能够运行在AntSDR e310设备上，该设备搭载Xilinx Zynq Z-7020，仅含有220个DSP切片和85K逻辑单元。本项目支持5 MHz通道，采样率分别为7.68 MSPS（512-FFT）、15.36 MSPS（1024-FFT）或30.72 MSPS（2084-FFT），尽管后两者尚未经过测试。在5 MHz配置下，可以使用25个PRB（物理资源块）。本项目将成为符合5G NR标准的模式，一旦5G-NR RedCap得到标准化。

2. 项目快速启动

环境搭建

• 安装Vivado + Vitis 2022.2。
• 克隆https://github.com/catkira/adi-hdl，切换到分支antsdr_5G并执行git submodule update --recursive --init。
• 运行source setup_env_2022.2.sh。
• 执行make。
• 将build_sdimg目录下的内容复制到SD卡上，并将其插入AntSDR e310。

软件配置

• 克隆https://github.com/catkira/open5G_tools并运行gui_client。
• 使用SDRangel软件调谐到5G-NR SA通道。

3. 应用案例和最佳实践

本项目适合用于实验目的，例如无人机通信或业余无线电通信。设计目标是实现数据速率较高且资源消耗最小的数字数据链路，以便用于便携式电池供电设备。

• 案例：使用本项目实现的PHY作为无人机通信链路的一部分，实现高效的数据传输。
• 最佳实践：在资源受限的硬件平台上进行优化，以减少DSP切片和逻辑单元的使用。

4. 典型生态项目

• SDR平台：本项目可以与软件定义无线电（SDR）平台如PlutoSDR配合使用，提供灵活的无线通信解决方案。
• O-RAN兼容接口：尽管本项目主要针对UE，但也可以考虑实现与O-RAN兼容的eCPRI接口，以支持更广泛的应用场景。

以上就是基于Verilog的5G NR低层PHY开源项目的简要介绍、快速启动指南、应用案例和生态项目介绍。希望对您有所帮助。

open5G_phy A ressource efficient, customizable, synthesizable 5G NR lower PHY written in Verilog 项目地址: https://gitcode.com/gh_mirrors/op/open5G_phy