DarkRISCV：一款开源的RISC-V CPU核心

DarkRISCV：一款开源的RISC-V CPU核心

darkriscv opensouce RISC-V cpu core implemented in Verilog from scratch in one night! 项目地址: https://gitcode.com/gh_mirrors/da/darkriscv

1. 项目基础介绍和主要编程语言

DarkRISCV 是一个开源项目，它实现了一个基于 RISC-V 指令集的 CPU 核心并使用 Verilog 语言进行编写。该项目由 darklife 开发，旨在为开发者提供一个简单且高效的开源处理器核心。DarkRISCV 适用于各种规模的 FPGA 开发板，并且具有良好的性能和可扩展性。

2. 项目的核心功能

• 指令集支持：实现了大部分 RISC-V RV32E 和 RV32I 指令集。
• 性能：在 Xilinx Spartan-6 等低成本 FPGA 上能稳定运行至 100MHz，最高可达 250MHz。
• 灵活的架构：采用灵活的哈佛架构，便于集成缓存控制器、总线桥等。
• 中断与调试：支持可选的中断和调试功能，包括 CSR 寄存器。
• 多线程支持：支持可选的粗粒度多线程（MT）。
• 指令与数据缓存：支持可选的指令和数据缓存。
• SDRAM 控制器：集成了来自 kianRiscV 项目的 SDRAM 控制器。
• 端到端优化：代码经过优化，以在无等待状态下实现单周期指令执行。

3. 项目最近更新的功能

根据项目的最新提交，以下是一些近期添加或改进的功能：

• 性能优化：进一步优化了性能，改进了三阶段流水线的实现，使得在低成本的 Spartan-6 FPGA 上能实现更高的运行频率。
• 模块化设计：对项目结构进行了重构，使其更加模块化，便于维护和扩展。
• 工具链支持：增加了对最新 GCC 版本的支持，无需额外补丁即可编译 RISC-V 代码。
• 功能扩展：项目中添加了对大端模式的支持，以及动态总线尺寸调整功能。

DarkRISCV 项目的开发仍在持续进行中，未来计划包括添加以太网控制器、多处理器支持、网络芯片（NoC）等功能。项目的开源特性也意味着社区成员可以提出建议并贡献代码，共同推动项目的发展。

darkriscv opensouce RISC-V cpu core implemented in Verilog from scratch in one night! 项目地址: https://gitcode.com/gh_mirrors/da/darkriscv