FPGA零基础学习：ROM设计

在FPGA开发中，IP核是一种可重复使用的硬件模块，它可以提供特定功能。IP核能够加速开发过程，减少设计时间和复杂性。其中，ROM（只读存储器）是一种常见的IP核，用于存储固定的数据。

本文将详细介绍如何设计一个简单的ROM IP核，并提供相应的源代码。我们将使用Verilog硬件描述语言来实现ROM模块。

首先，我们需要定义ROM的输入和输出端口。在这个例子中，我们将使用一个8位宽的ROM，地址宽度为4位。因此，我们的ROM将有16个存储位置，每个位置存储一个8位的数据。

以下是ROM模块的代码：

module rom (
  input [3:0] address,
  output reg [7:0] data
);

reg [7:0] memory [0:15];

always @(*)
begin
  case(address)
    4'b0000: data = 8'b00000000;
    4'b0001: data = 8'b00000001;
    4'b0010: data = 8'b00000010;
    4'b0011: data = 8'b00000011;
    4'b0100: data = 8'b00000100;
    4'b0101: data = 8'b00000101;
    4'b0110: data = 8'b00000110;
    4'b0111: data = 8'b00000111;
    4'b1000: data = 8'b00001000;
    4'b1001: data = 8'b00001001;
    4'b1010: data =