实验课作业：用verilog实现密码锁

原创

于 2018-05-23 10:44:52 发布 · 2.2w 阅读

158 ·

CC 4.0 BY-SA版权

文章标签：

#FPGA #verilog #simple #classwork #状态机

这篇博客记录了作者初次学习Verilog时完成的实验课作业——密码锁的实现。尽管程序存在一些bug，但已成功通过老师的检验。文章分享了消抖部分的代码，并提到使用Vivado进行仿真，由于Modelsim的网络问题选择了Vivado自带的仿真工具。作者计划接下来学习DDR3和eMMC的调试，这个密码锁项目作为入门实践。

刚开始学习verilog，自己写了个密码锁，看上去有不少bug，不过在老师那里过关了，是自己的第一个独立完成的verilog程序，试着发个博客记录下，同样也是第一次发博客。

下面贴代码，先是消抖部分：

module mimasuo(clk,key_in,led,rst,led_test);
input clk;
input [3:0] key_in;
input rst;
output [2:0]led;
output [2:0]led_test;
reg [23:0] count;
reg [3:0] key_scan;
always@(posedge clk or negedge rst)
begin
    if(rst)
        count <= 24'd0;
    else begin
    if(count == 24'd3999999)
        begin 
            count <= 24'b0;
            key_scan <= key_in;
        end
        else
            count <= count + 24'b1;
          end
end

reg [3:0] key_scan_r;
always@(posedge clk)
    key_scan_r <= key_scan;
    wire [3:0] flag_key = key_scan_r[3:0] & (~key_scan[3:0]);

之后是状态机：

reg [3:0] ouut;
always@(posedge clk or negedge rst)
begin
    if(rst)
    ouut <= 4'b0000;
    else begin if(flag_key[0])
        ouut[0] &

最低0.47元/天解锁文章

新学期VIP享超值加赠