正式开博啦^_^

首先要小抱怨一下,刚刚我满心欢喜地敲完第一篇博文,居然由于添加新分类而化为了乌有……

优快云 blog居然不但没有跳转的放弃提示,还没有自动保存草稿的功能!(莫非我才刚用,还不知道-_-|||)

总之,这实在是让我相当不爽啊~

那刚才说的那些我也记不全了,就不将其还原好啦~

总之就是我非常非常非常非常非常非常非常非常非常的懒啦~

这次决心由于学习的需要要坚持更新和充实这个博客。

这个博客将做技术积累之用,包括转载和原创,可能现阶段更多的是转载吧~

哈~ 因为之前在本机保存的很多资料实在太不便于管理和查阅啦~

希望这也能给我带来一个全新的开始~

 

 

就让它见证我的再次成长与蜕变吧!

 

加油!!!

下载前必看:https://renmaiwang.cn/s/bvbfw Verilog设计_串并转换 / 移位寄存器实现了一种串并转换的功能,其核心原理在于移位寄存器的运用。 这里详细展示了串转并以及并转串两种不同的设计方案。 每一种转换模式都设有专属的使能信号,同时并行输出数据的格式提供了两种选择:最低有效位优先(lsb)和最高有效位优先(msb)。 串并转换技术主要应用于串行传输与并行传输这两种数据传输模式之间的相互转换,而移位寄存器是达成这一目标的常用工具,能够支持并行及串行的数据输入与输出操作。 这些移位寄存器通常被设定为“串行输入、并行输出”(SIPO)或“并行输入、串行输出”(PISO)两种工作模式。 在串行数据输出的过程中,构成数据和字符的码元会按照既定的时间顺序逐位进行传输。 相比之下,并行数据传输则是在同一时刻将固定数量(普遍为8位或16位等)的数据和字符码元同时发送至接收端。 数据输入通常采用串行格式进行。 一旦数据成功输入寄存器,它便可以在所有输出端同时被读取,或者选择逐位移出。 寄存器中的每个触发器均设计为边沿触发类型,并且所有触发器均以特定的时钟频率协同工作。 对于每一个输入位而言,它需要经过N个时钟周期才能最终在N个输出端呈现,从而完成并行输出。 值得注意的是,在串行加载数据期间,并行输出端的数据状态应保持稳定。 数据输入则采用并行格式。 在将数据写入寄存器的操作过程中,写/移位控制线必须暂时处于非工作状态;而一旦需要执行移位操作,控制线便会变为激活状态,并且寄存器会被锁定以保持当前状态。 只要时钟周期数不超过输入数据串的长度,数据输出端Q将按照预定的顺序逐位读出并行数据,并且必须明确区分最低有效位(LSB)和最高有效位(MSB)。
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