Frankenstien_的博客

I/O引脚分配工作步骤 1. 选择FPGA器件考虑器件的资源需求，结合PCB上关键路径的位置考虑器件封装的选择。2. 选择器件的配置模式不同的配置模式对应了不同的配置引脚，某些配置需要用到一定数量的用户IO，串行配置模式占用少，并行配置模型占用多。而在配置完成后这些用户IO可以被用于其他功能。但是在配置过程中，必须保证这些IO不受用户其他应用的信号的干扰。若IO引脚数量充足，最好还是不要复用这些配置用IO引脚。3. 选择吉比特收发器（GT）引脚GT...

时钟功能输入（CCIO）每个Bank内都有自己的Clock输入引脚，每个Bank有4个，可配置为单端或差分时钟；这些引脚直接与Bank内的CMT连接，而不用作时钟输入时的时候就是一般的IO；其中，2个IO具有多时钟域时钟功能（Muti-Region Clock Capability, MRCC），而另2个IO则只有单时钟域时钟功能（Single Region Clock Capability, SRCC）。时钟网络 ...

前段时间在教科书上了解到一个说法：为了提高设计的时序性能，优秀的布局设计应该要考虑高速多位宽信号（估计是指600MT/s以上）传输IO口的选择应该尽量选择位于芯片两侧的IO口，而对速度、时序要求没那么高的控制信号（如AD/DA、DDS、PWM、普通SPI、开关控制等）则尽可能选择位于上下部的IO口。这是因为在FPGA内BRAM和DSP乘加器都是自上而下呈条带状分布的，在水平方向上进行数据的传输和处...

虽说Xilinx的ISE内自带了综合和仿真工具，但是在网络论坛上很多人都说这两个功能模块（特别是仿真模块）并不好用而且不专业，所以建议专业用户使用Synopsys公司提供的Synplify、Synplify Pro和Synplify Premier等专业HDL综合软件进行综合，而又使用Mentor公司提供的Modelsim软件进行前/后仿真。那么问题来了，不是说Xilinx公司是FPGA器件的...