<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[昔日之的专栏]]></title><description><![CDATA[好记性不如烂笔头]]></description><link>https://blog.youkuaiyun.com/formerman</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; formerman]]></copyright><item><title><![CDATA[Windows Live Writer Test]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/5508485</link><guid>https://blog.youkuaiyun.com/formerman/article/details/5508485</guid><author>formerman</author><pubDate>Tue, 20 Apr 2010 21:16:00 +0800</pubDate><description><![CDATA[刚装了Windows Live Writer，测试一下！刚装了Windows Live Writer，测试一下！刚装了Windows Live Writer，测试一下！刚装了Windows Live Writer，测试一下！刚装了Windows Live Writer，测试一下！]]></description><category></category></item><item><title><![CDATA[source insight设置头文件]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/5429731</link><guid>https://blog.youkuaiyun.com/formerman/article/details/5429731</guid><author>formerman</author><pubDate>Mon, 29 Mar 2010 20:46:00 +0800</pubDate><description><![CDATA[source insight 工程中只有本工程的c文件和头文件，当include 本工程之外的头文件的时候就无法轻松查看（按住Ctrl，鼠标单击程序中的这个头文件名）这个头文件的内容了。这些头文件一般都是在某编译器安装目录下，并且使用频繁，如果不能像本工程的文件查看那样方便就不太爽了。怎么解决呢？鼓捣半天后得到这个办法：source insight有一个BASE工程，这个工程是一个]]></description><category></category></item><item><title><![CDATA[参数化模块库(LPM)的使用]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4657139</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4657139</guid><author>formerman</author><pubDate>Mon, 12 Oct 2009 10:27:00 +0800</pubDate><description><![CDATA[LPM(Library Parameterized Modules)即参数化的宏功能模块库。应用这些功能模块库可以大大提高IC设计的效率。LPM标准在1990年被推出，1993年4月，LPM作为电子设计交换格式(EDIF)的附属标准，纳入了电子工业协会(EIA)的临时标准。在MAX+PLUS II 和 Quartus II中调用LPM库函数非常方便，用户既可以在图形输入法中直接调用，也可以]]></description><category></category></item><item><title><![CDATA[SCPI(Standard Commands for Programmable Instruments)]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4653069</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4653069</guid><author>formerman</author><pubDate>Sun, 11 Oct 2009 10:22:00 +0800</pubDate><description><![CDATA[Standard Commands for Programmable Instruments The Standard Commands for Programmable Instruments (SCPI) (often pronounced "skippy") defines a standard set of commands to control programmable test]]></description><category></category></item><item><title><![CDATA[干接点（干节点）和湿接点（湿节点）的定义、使用场合和调理方法]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4646048</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4646048</guid><author>formerman</author><pubDate>Fri, 09 Oct 2009 15:28:00 +0800</pubDate><description><![CDATA[干接点好像是俗称，但是，实际上，在工业控制领域中，已经是一个标准的名词了。 干接点的定义：无源开关；具有闭合和断开的2种状态；2个接点之间没有极性，可以互换；常见的干接点信号有：1、各种开关如：限位开关、行程开关、脚踏开关、旋转开关、温度开关、液位开关等；2、各种按键；3、各种传感器的输出，如：环境动力监控中的传感器：水浸传感器、火灾报警传感器、玻璃破碎、振动、烟雾和凝]]></description><category></category></item><item><title><![CDATA[存储类]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4636466</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4636466</guid><author>formerman</author><pubDate>Tue, 06 Oct 2009 18:24:00 +0800</pubDate><description><![CDATA[存储类：C为变量提供了5种不同的存储类，还有基于指针的第6种存储类。不同的存储类提供了变量的作用域、链接和存储时期的不同组合。作用域：描述了程序中可以访问的一个标识符的一个或多个区域。一个C变量的作用域可以是代码块作用域（code scope）、函数原型作用域（function prototype scope），或者文件作用域（file scope）。一个代码块是包含在开始花括号和结束]]></description><category></category></item><item><title><![CDATA[集成电路的电平参数]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4598260</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4598260</guid><author>formerman</author><pubDate>Sat, 26 Sep 2009 19:04:00 +0800</pubDate><description><![CDATA[VOL表示电路输出低电平时允许的最高电平；VIL表示电路输入低电平时允许的最高电平；VOH表示电路输出高电平时允许的最低电平；VIH表示电路输入高电平时允许的最低电平； Vth称为阈值电平，是进行粗略估计用的。当大于它，就认为是高电平；反之，则为低电平。]]></description><category></category></item><item><title><![CDATA[一个简单的2选1数据选择器的测试平台(Testbench)]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4551256</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4551256</guid><author>formerman</author><pubDate>Mon, 14 Sep 2009 14:17:00 +0800</pubDate><description><![CDATA[`include "mux2.v"	module t;	reg ain, bin, sel;	reg clk;	wire outw;initial		// 把寄存器变量初始化为确定值	begin		ain = 0;		bin = 0;		sel = 0;		clk = 0;	endalways #50 clk = ~clk;		// 产生一个不断]]></description><category></category></item><item><title><![CDATA[Verilog HDL仿真激励的产生]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4548895</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4548895</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 19:48:00 +0800</pubDate><description><![CDATA[一、变量初始化变量初始化的基本原则为：可综合代码中完成内部变量的初始化，Testbench中完成可综合代码所需的各类接口信号的初始化。初始化的方法有两种：一种是通过initial语句块初始化；另一种是在定义时直接初始化。当initial语句块中有多条语句时，需要用begin…end或者fork…join语句。直接初始化，如：reg [7:0] cnt = 8b00000000]]></description><category></category></item><item><title><![CDATA[Verilog HDL语言的用户自定义元件]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4548664</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4548664</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 18:05:00 +0800</pubDate><description><![CDATA[Verilog HDL语言提供了一种扩展基元的方法，允许用户自己定义元件（User Defined Primitives，UDP）。通过UDP，可以把一块组合逻辑电路或时序逻辑电路封装在一个UDP内，并把这个UDP作为一个基本门元件来使用。需要注意的是，UDP是不能综合的，只能用来仿真。  1、定义UDP的语法：     primitive 元件名(输出端口名, 输入端口名1, 输入端口名2,…)]]></description><category></category></item><item><title><![CDATA[Verilog HDL常用的行为仿真描述语句（六）]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4548490</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4548490</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 16:47:00 +0800</pubDate><description><![CDATA[六、串行激励与并行激励语句  begin…end语句用于启动串行激励，fork…join语句用于启动并行激励。  fork…join语句语法格式如下：     fork :         时间控制1 行为语句1；        …        时间控制n 行为语句n；    join   其中，fork…join块内被赋值的语句必须为寄存器型变量。其主要特点如下：     并行块内语句是同时开]]></description><category></category></item><item><title><![CDATA[Verilog HDL常用的行为仿真描述语句（五）]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4548359</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4548359</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 16:13:00 +0800</pubDate><description><![CDATA[五、task和function语句task语句和function语句可以将固定操作封装起来，配合延时控制语句，可精确模拟大多数常用的功能模块。 例：timescale 1ns / 1psmodule tb_tri;	parameter bsize = 8;	parameter clk_period = 2;	parameter cac_delay = 6;]]></description><category></category></item><item><title><![CDATA[Verilog HDL常用的行为仿真描述语句（四）]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4548319</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4548319</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 15:58:00 +0800</pubDate><description><![CDATA[四、事件控制语句在仿真程序中，可以通过“@(事件表达式)”来完成单次事件的触发。分电平触发和信号跳变沿（posedge上升沿和negedge下降沿）触发两大类。]]></description><category></category></item><item><title><![CDATA[Verilog HDL常用的行为仿真描述语句（三）]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4548302</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4548302</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 15:50:00 +0800</pubDate><description><![CDATA[三、wait语句wait语句是一种不可综合的电平触发事件控制语句，有如下两种形式： wait(条件表达式) 语句/语句块;wait(条件表达式);对于第一种形式，语句块可以是串行块（begin…end）或并行块（fork…join）。当逻辑表达式为“真”时，语句块立即得到执行；否则，暂停进程并等待，直到逻辑表达式变为“真”，再开始执行。对于第二种形式，当仿真执行]]></description><category></category></item><item><title><![CDATA[Verilog HDL常用的行为仿真描述语句（二）]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4548263</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4548263</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 15:24:00 +0800</pubDate><description><![CDATA[二、force和release语句     force/release语句用来跨越进程对一个寄存器或一个电路网络进行赋值。    force语句可为寄存器类型和线网类型变量强制赋值。    当应用于寄存器变量时，寄存器当前值被force覆盖；当release语句应用于寄存器变量时，寄存器当前值将保持不变，知道重新赋值。    当force语句应用于线网变量时，数值立即被force覆盖；当relea]]></description><category></category></item><item><title><![CDATA[Verilog HDL常用的行为仿真描述语句（一）]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4548139</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4548139</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 14:40:00 +0800</pubDate><description><![CDATA[一、循环语句1、forever语句forever语句必须写在initial模块中，主要用于产生周期性波形。2、利用for、while循环语句完成遍历for、while语句常用于完成遍历测试。当设计代码包含了多个工作模式，那么就需要对各个模式都进行遍历测试。其典型的应用模板如下：parameter mode_num = 5;initial begin   ]]></description><category></category></item><item><title><![CDATA[Verilog HDL中的延迟控制语句]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4548068</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4548068</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 14:06:00 +0800</pubDate><description><![CDATA[延迟语句用于对各条语句的执行时间进行控制，从而快速满足用户时序的要求。  Verilog HDL语言中延时控制的语法格式有两类：          # 行为语句;      #;      其中，“#”是延迟控制的关键字符，可以是直接指定的延迟时间量，并以多少个仿真时间单位的形式给出。延迟时间可以是常量数字，也可以是表达式或变量。]]></description><category></category></item><item><title><![CDATA[Verilog HDL分层事件队列]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4547772</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4547772</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 10:50:00 +0800</pubDate><description><![CDATA[]]></description><category></category></item><item><title><![CDATA[Verilog HDL的Testbench简介]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4547647</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4547647</guid><author>formerman</author><pubDate>Sun, 13 Sep 2009 09:57:00 +0800</pubDate><description><![CDATA[Testbench模块没有输入输出，在Testbench模块内例化待测设计的顶层模块，并把测试行为的代码封装在内，直接对测试系统提供测试激励。下面是一个基本的Testbench结构模块：     module testbench;        // 数据类型声明        // 对被测试模块实例化        // 产生测试激励        // 对输出响应进行收集    endmodu]]></description><category></category></item><item><title><![CDATA[Verilog HDL的编译预处理语句]]></title><link>https://blog.youkuaiyun.com/formerman/article/details/4543678</link><guid>https://blog.youkuaiyun.com/formerman/article/details/4543678</guid><author>formerman</author><pubDate>Fri, 11 Sep 2009 17:09:00 +0800</pubDate><description><![CDATA[一、宏定义define语句     包括宏定义指令包括：define和undef。      声明语法格式：define      在代码中的应用格式：macro_name         和parameter的区别：         作用域不同：parameter作用于声明的那个文件。而define的作用范围从编译器读到define语句开始，到undef语句结束。可以超过单个文件的]]></description><category></category></item></channel></rss>