Verilog HDL的Testbench简介

Testbench模块没有输入输出，在Testbench模块内例化待测设计的顶层模块，并把测试行为的代码封装在内，直接对测试系统提供测试激励。下面是一个基本的Testbench结构模块：

module testbench;

    // 数据类型声明

    // 对被测试模块实例化

    // 产生测试激励

    // 对输出响应进行收集

endmodule

一般来讲，在数据类型声明时，和被测模块的输入端口相连的信号定义为reg类型，这样便于在initial语句和always语句块中对其进行赋值；和被测模块输出端口相连的信号定义为wire类型，便于进行检测。Testbench模块最重要的的任务就是利用各种合法的语句，产生适当的时序和数据，以完成测试，并达到覆盖率要求。

下面是一些编写Testbench时需要注意的问题：

1、Testbench代码不需要可综合。

因为它只是硬件行为描述而不需要最后通过硬件设计来实现之。

2、行为级描述优先。

Verilog HDL语言具备5个描述层次，分别为开关级、门级、RTL行为级、算法级和系统级。在书写Testbench代码时，推荐使用行为级描述。

3、掌握结构化、程序化的描述方法。

结构化的描述有利于设计维护，由于在Testbench中，所有的initial、always和assign语句都是同时执行的，其中每个描述事件都是基于时间“0”点开始的，因此可以通过这些语句将不同的激励划分开来。

对于常用的Verilog HDL测试代码，诸如时钟信号、CPU读写寄存器、RAM以及用户自定义事件的延迟和顺序等应用，已经形成了程式化的标准写法，应当大量阅读这些优秀的仿真代码，积累程式化的描述方法，提高设计Testbench的能力。