Verilog乘法的实现——Xilinx Multiplier IP研究（1）

最新推荐文章于 2024-04-30 15:37:55 发布
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分类专栏： FPGA知识点 文章标签： Verilog 乘法 四级流水  Multiplier LUT DSP48
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本文链接：https://blog.youkuaiyun.com/flypassion/article/details/98225029
  • 实验目的

Verilog实现乘法用多种方法，可以直接使用官方现成的IP，也可以自己写RTL代码。本系列研究Xilinx乘法器IP核的配置使用方法、不同配置下资源占用情况，以及和自己设计的RTL多级流水乘法器对比，本文只针对Xilinx Multiplier IP的使用情况和不同配置下资源占用情况进行分析，下一篇文章将对比不同流水情况下的情况。

实验代码及测试代码：https://download.youkuaiyun.com/download/flypassion/11465193

  • 实验知识点

1、Multiplier的配置：对于Multiplier IP核的配置还是比较简单的，个人觉得注意以下几点就行了。

      Data Type：根据自己输入数据是符号数据还是无符号数据进行选择；

      Width：输入数据位宽，这个就根据自己的情况设置了；

      Multiplier Construction：这个选项是来设置Multiplier是用哪种片上资源来实现（DSP48 or LUT），这需要结合你自己的工程考虑了，如果片子里DSP资源比较紧张，那就选择LUT构成乘法器；LUT资源紧张则可考虑用DSP48来实现；

      Optimization Options：这个就牵扯到速度与面积的选择了，这个需要根据具体情况具体来说，本实验没有仔细研究，可参考IP的使用说

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