验证的VerilogHDL源代码

验证 的 VerilogHDL 源代码：
`timescale 1ns/100ps // 时间的单位与时间的精度
module test;
reg clk,reset,start;
wire [6:0] hex0,hex1,hex2,hex4,hex5,hex6,hex7;
PIS_QQ_LX main(.reset(reset),.start(start),.clk(clk),.hex0(hex0),
.hex1(hex1),.hex2(hex2),.hex4(hex4),.hex5(hex5),.hex6(hex6),.hex7(hex7));
initial
begin
reset=0;
clk=0;
start=0;
#10 reset=1;
#100 reset=0;
#50 start=1;
#1000 reset=1;
#10000 start=0;
#10000 start=1;
#10000 start=0;
#10000 start=1;
#10000 start=0;
#10000 start=1;
#10000 start=0;
end
always #5 clk=~clk;
endmodule
4.3， 系统仿真 ：
初步设计完成后，即可将分模块和顶层模块进行仿真测试，同时可根据设计要求加入测试输入条件。仿真后得到的相应输出结果如与预先的结果不相符，则应修改设计，直到相符为止。没有译码的 仿真结果如下所示：

可以看出当 reset= 0 时，系统复位，路程计数器、和等待时间计数器均为 0 ，费用计数器为 8 元；当 reset 为 1 时，系统启动， start=1 表示出租车行驶，每产生一个脉冲，路程计数器加 1 ；路程 2 公里内，费用保持 8 不变，超过 2 公里，费用计数器进行加计数，每增加 1 公里费用加 1 元，此时等待时间计数器不变。
而根据 ( b ) ,© 的仿真波形可知，当 reset 为 0 时，系统启动， start=0 表示出租车处于停止等待状态，此时等待时间计数器计数，在 2 分钟等待时间内，费用计数器不变；等待时间超过 2 分钟后，每增加 3 分钟，费用计数器增加 1 元，此时路程计数器保持不变。