基于FPGA的出租车计价器设计verilog

系统规范 ：
2.1 ， 出租车计价器的要求 ：
◇ 出租车起步价为8元，行驶过程中大于两公里后每公里1元，中途停止等待时间累计大于三分钟后按每3分钟1元计价 。
◇ 计价系统里程显示范围为：0_{99公里，分辨率1公里。计价费用显示范围为：0}999元，分辨率1元。等待计时器显示范围为：0~60分钟，分辨率1分钟。
2.2计价系统原理 ：
出租车载客后，启动计费器，整个系统开始运行，里程计数器和时间计数器从 0 开始计数，费用计数器从8开始计算。再根据行驶里程或停止等待的时间按以上的标准计费。若在行驶状态，则计程器开始加计数，超过两公里后每公里1元。若出租车停止等待状态，则计时器开始加计数，当时间超过三分钟后，计费器以每3分钟 1 元累加。出租车到达目的地停止后，停止计费器，显示总费用。
根据出租车计费器的工作过程，本系统采用分层次、分模块的方式设计，其本系统组成框图如下所示。其中行驶路程计数模块、等待时间计数模块和计费模块，用来统计路程、等待时间和总费用，控制模块是用来控制计费模块，数码管显示模块用来显示行驶的公里数、等待累计时间和总费用等信息。
总设计图 ：

3 . 各模块设计 ：
3.1 分频模块：
3.1.1,计数器的分频模块：
3.1 .2 计数器的分频模块 具体框图：

引脚分配：
信号名称 功能描述 方向 宽度
C lk 输入 50MHz 的时钟信号 input 1
Clk_1 输出经过分频以后的 1Hz 的时钟信号
output 1
reset 复位信