FCLK/HCLK/PCLK的配置

最新推荐文章于 2024-03-01 01:03:46 发布

转载最新推荐文章于 2024-03-01 01:03:46 发布 · 2.5k 阅读

MiNi2440 专栏收录该内容

3 篇文章

订阅专栏

本文详细介绍了在WinCE 6.0系统中针对三星设备的核心时钟(FCLK)、总线时钟(HCLK)及I/O接口时钟(PCLK)的配置方法与计算原理。基于外部晶振通过PLL倍频实现所需核心频率，并通过预分频器获取适用于外围设备工作的频率。

AI助手已提取文章相关产品：

三星官方搭载的wince系统的FLCK值为400MHz，HCLK值为100MHz、PCLK值为50MHz。那么这些值通过什么方法计算出来呢？大概过程如下，这些值在外部晶振12MHz的基础上通过PLL的作用倍频到我们需要的核心频率如400MHz，由于该频率过高，需要通过对预分频器进行适当的设置获取外围设备能够正常工作的频率如HCLK 100MHz、PLCK 50MHz。

在这里有必要说明FCLK、HCLK、PCLK的含义，FCLK为内核时钟，HCLK为总线时钟（包括USB时钟），PCLK为I/O接口时钟（如常用的SPI、I2C、UART的时钟配置都是通过PCLK时钟为基准的）。

在WINCE6.0 BSP中，设置MPLLCON与设置CLKDINV的代码如下：

;设置MPLLCON

ldr r0, = MPLLCON

ldr r1, = ((92 << 12) + (1 << 4) + 1)

str r1, [r0]

MPLLCON的配置是用来确定FCLK频率的，计算公式如下：

图1 计算FLCK

从“ldr r1, = ((92 << 12) + (1 << 4) + 1) ”该代码中可以看到数值存在移位操作，即92<<12、1<<4，这个可以参考图2各预分频值的配置。

图2 MDIV、PDIV、SDIV

MDIV的配置在MPLLCON的[19:12]位，因此配置MDIV的值需要左移12位。同样的道理，配置PDIV值需要左移4位，SDIV值需要左移0位（左移0位相当于不用偏移，废话，嘻嘻）。

那么根据图1计算FLCK的公式，计算过程如下：

FCLK＝2*(92+8)*(12000000)/(3+2^1)=400000000=400MHz

当FCLK得到正确的配置后，这时就需要对HCLK、FCLK进行配置了，即进行预分频操作，该配置过程很见到，只需要对CLKDIVN简单配置一下就OK了。

CLKDIVN寄存器内容如图3。