IC小白_calvin

TLM中的三种端口PORTuvm_*_port #(T)  *可以由下面任意一个代替：blocking_putnonblocking_put putblocking_getnonblocking_get getblocking_peeknonblocking_peekpeek blocking_get_peeknonblocking_get_peekget_peek   

ref:http://www.sutherland-hdl.com/papers/2012-DAC_What-is-new-in-SystemVerilog-2012.pdf（只提取一些目前自己感觉比较实用的地方）1.构造函数new从前想要用一个父类handle指向一个子类的object，需要三步现在通过 typed new()可以直接完成：base_trans

timescale使用， timescale优先极

Case:有一个DUT cfg , 可以在simulation过程中动态配置，并有一定的constraint；但是在某一种模式下存在limitation导致该变量必须保持不变而其它变量还是可以random，由于testplan是没有预期到这个limitaion，所以并没有做特殊处理。所以想到直接把该变量rand_mode设为0；结果发现在simulation的时候报错，指示其default值不

Case对于multi&parrallel rd/wr interface共享一片address allocation的DUT，从interface上可能没办法确认data是否已经真正写入到memeory了。这样容易造成在多套intf访问同一个address且有读有写的情况下，testbench很难知道谁先谁后，增加验证的难度Solution使用UVM自带mem m