<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[ernaicanghai的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/ernaicanghai</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; ernaicanghai]]></copyright><item><title><![CDATA[特权同学《Verilog边码边学》P16 112 条件判断if与分支判断case语句的使用 作业答案 时序逻辑8-3编码器]]></title><link>https://blog.youkuaiyun.com/ernaicanghai/article/details/130339832</link><guid>https://blog.youkuaiyun.com/ernaicanghai/article/details/130339832</guid><author>ernaicanghai</author><pubDate>Mon, 24 Apr 2023 12:01:51 +0800</pubDate><description><![CDATA[以时序逻辑的形式，分别使用if语句和case语句设计8-3编码器]]></description><category></category></item><item><title><![CDATA[特权同学《Verilog边码边学》P15 11 频率计数器 作业答案 设计高频脉冲计数器]]></title><link>https://blog.youkuaiyun.com/ernaicanghai/article/details/130329353</link><guid>https://blog.youkuaiyun.com/ernaicanghai/article/details/130329353</guid><author>ernaicanghai</author><pubDate>Sun, 23 Apr 2023 20:07:48 +0800</pubDate><description><![CDATA[高脉冲频率计数器设计]]></description><category></category></item><item><title><![CDATA[特权同学《Verilog边码边学》P14 110 generate语法的使用 作业答案 使用generate语法设计一个脉冲计数器]]></title><link>https://blog.youkuaiyun.com/ernaicanghai/article/details/130296139</link><guid>https://blog.youkuaiyun.com/ernaicanghai/article/details/130296139</guid><author>ernaicanghai</author><pubDate>Fri, 21 Apr 2023 20:12:19 +0800</pubDate><description><![CDATA[使用generate语法设计一个脉冲计数器]]></description><category></category></item><item><title><![CDATA[特权同学 《Verilog边码边学》107脉冲边沿检测设计 作业答案 脉冲下降沿检测]]></title><link>https://blog.youkuaiyun.com/ernaicanghai/article/details/129993777</link><guid>https://blog.youkuaiyun.com/ernaicanghai/article/details/129993777</guid><author>ernaicanghai</author><pubDate>Thu, 06 Apr 2023 17:01:25 +0800</pubDate><description><![CDATA[脉冲下降沿检测]]></description><category></category></item><item><title><![CDATA[特权同学《Verilog边码边学》P9 105 理解FPGA设计的并行性 课后作业 答案]]></title><link>https://blog.youkuaiyun.com/ernaicanghai/article/details/129522583</link><guid>https://blog.youkuaiyun.com/ernaicanghai/article/details/129522583</guid><author>ernaicanghai</author><pubDate>Tue, 14 Mar 2023 11:59:46 +0800</pubDate><description><![CDATA[将一个递增变化的输入值赋值给寄存器1，同时寄存器1赋值给寄存器2，寄存器1和寄存器2在同一个always语句里面实现，看看这两个寄存器的值是如何变化的？思考一下这样变化的结果符合FPGA的并行性吗？]]></description><category></category></item><item><title><![CDATA[特权同学《Verilog边码边学》P8 104 基于Xilinx BUFGCE原语的门控时钟设计 课后作业 答案]]></title><link>https://blog.youkuaiyun.com/ernaicanghai/article/details/129460765</link><guid>https://blog.youkuaiyun.com/ernaicanghai/article/details/129460765</guid><author>ernaicanghai</author><pubDate>Sat, 11 Mar 2023 11:48:54 +0800</pubDate><description><![CDATA[从慢时钟（1MHz）切换到快时钟（100MHz）。修改教程代码中的参数即可，在此不再赘述。在1s中维持10ms。]]></description><category></category></item></channel></rss>