System Verilog验证第十章笔记 - 接口

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#System Verilog

本文深入探讨了UVM中虚接口的概念，解释了其在设计顶层实例化及验证平台中的应用，通过XMR或端口传递方式连接实际接口，实现设计与验证平台的交互。文章还讨论了接口内过程代码的编写，包括子程序、断言、initial和always块的使用，以及通过MODPORT访问task的方法。最后，提到了接口在验证平台中的角色和局限性。

虚接口

联系起UVM来，虚接口就具体了，就是UVM中的virtual interface。
在design顶层实例化实际的接口，通过XMR跨模块引用的方式把实际的接口连接到验证平台的虚接口上。
XMR可以用端口传递的方式替代。

接口中的过程代码

接口中可以有子程序/断言/initial/always等。对子程序如task的访问都是通过MODPORT来实现。
比如一个接口定义并行协议的task，一个接口定义串行协议的task。如果design在不同配置下用不同协议时，可以任意替换这两种接口，不需要修改验证平台的其他部分。
但是在接口中实现的可拓展性不好，还是建议这些在验证平台中做。接口不是验证平台，是设计和验证平台的连结。

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