Shift4

eachanm

于 2023-07-26 14:44:23 发布

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分类专栏： HDLBits题目文章标签： verilog

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该模块定义了一个4位移位寄存器，具有异步复位功能，在时钟上升沿生效。当复位有效时，寄存器清零；如果加载和使能都为1，数据输入将覆盖当前寄存器值；若仅使能为1，则寄存器右移，最高位变为0，最低位移出消失。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Build a 4-bit shift register (right shift), with asynchronous reset, synchronous load, and enable.

areset: Resets shift register to zero.
load: Loads shift register with data[3:0] instead of shifting.
ena: Shift right (q[3] becomes zero, q[0] is shifted out and disappears).
q: The contents of the shift register.

If both the load and ena inputs are asserted (1), the load input has higher priority.

注意是上升沿复位

module top_module(
    input clk,
    input areset,  // async active-high reset to zero
    input load,
    input ena,
    input [3:0] data,
    output reg [3:0] q); 
    
    always@ (posedge clk or posedge areset)
        if(areset)
			q <= 4'd0;
    else if(load)
        q <= data;
    else if(ena)
        q <= q >> 1;
    
endmodule