Alwaysblock2

最新推荐文章于 2025-12-06 17:00:00 发布

原创最新推荐文章于 2025-12-06 17:00:00 发布 · 182 阅读

0 ·

CC 4.0 BY-SA版权

文章标签：

#fpga开发

HDLBits题目专栏收录该内容

95 篇文章

订阅专栏

本文探讨了一种使用Verilog语言设计的模块，包含输入输出信号clk、a、b，通过assign语句实现了异步组合逻辑，并利用always@(*)和always@(posedge clk)分别实现了同步组合和同步时序逻辑。重点在于理解Verilog中不同类型的触发器如何在实际电路设计中应用。

module top_module(
    input clk,
    input a,
    input b,
    output wire out_assign,
    output reg out_always_comb,
    output reg out_always_ff   );
	
    assign out_assign = a ^ b;
    always@(*)
        begin 
            out_always_comb <= a ^ b;
        end 
            
    always@(posedge clk)
        begin 
            out_always_ff <= a ^ b;
        end 
        
endmodule