建立时间和保持时间

  参考链接：3.3 Verilog 建立时间和保持时间 | 菜鸟教程关键词： 建立时间， 保持时间 对于数字系统而言，建立时间（setup time）和保持时间（hold time）是数字电路时序的基础。数字电路系统的稳定性，基本取决于时序是否满足建立时间和保持时间。所以，这里用一整节的篇幅，来详细的说明建立时间和保持时间的概念。 基本概念 建立时间就是时钟触发事件来临之前，数据需要保持稳定的最小时间，以便数据能够被时钟正确的采样。 保持时间就是时钟触发事件来临之后，数据需要保持稳定的最小时间，以便数..https://www.runoob.com/w3cnote/verilog2-setup-hold-time.html

         建立时间就是时钟触发事件来临之前，数据需要保持稳定的最小时间，以便数据能够被时钟正确的采样。

        保持时间就是时钟触发事件来临之后，数据需要保持稳定的最小时间，以便数据能够被电路准确的传输。