verilog仿真数据不delay打一拍分析

在IC设计verilog仿真过程中很多人可能会遇到，数据不delay现象。

例如：

出现：

这是由于采样的时钟tx_gen_symbol_clk 和数据信号subframe_start之间存在竞争关系导致的。

我们的设计意图是时钟tx_gen_symbol_clk应该采到subframe_start信号的后沿

有人可能会说在代码中加入延迟#1来解决，实际上不推荐这样做，还会存在两个#1的信号同样还会存在竞争。

要搞清楚产生这种问题的原因首先要了解仿真器对于时序仿真的模型。

第4级的时钟不能正常采到第3级输出的数据，但是第2级的时钟能采到第二级时钟打出来的数据（D3），原因就是，仿真器会在寄存器输出的时候添加一个虚拟的延迟δ，虽然这个虚拟延迟我们是看不到的，在仿真器上都是0，但是对于仿真器工作的时候，到遇到always采样事件时先要判断这个δ延迟，决定触发器的采样输出。（当延迟相等时，clk延迟