dugujiujian1124的专栏

在本节我将详细介绍一下Verilog Hdl语言的基本语法，（这里说的详细只是针对上一篇博客来说的，这里介绍的语法只是针对在后期我们制作CPU的过程中会用到的语法，如果读者想进一步学习Verilog Hdl语言，请购买一本专门介绍Verilog Hdl语言的书籍。 Verilog Hdl语言--常量： Verilog Hdl中有四种基本型常量，分别是0:代表逻辑0或者“假”。1：代表逻辑1或者

今天学习了Verilog Hdl语言的一个小例子，通过这个例子，可以很好的理解Verilog Hdl语言的基本构成要素和基本的语法。小面贴出这个例子，然后在深入分析一下。 例子： module Add_Sub ( input signed [WIDTH - 1 : 0] dataa, input signed [WIDTH - 1 : 0] datab, input Sub, inp

从今天开始,我就要开始我的自制CPU之旅了.   我想首先说说我为什么要学习自制CPU,在上大学之前,可以说,我只是接触了可怜的几次计算机和手机,我没有自己的个人电脑,也没有自己的手机.但是我的大学所选的专业确是"软件工程"专业,不要问我为什么,因为我也不知道为什么.在接触我的专业没多久,我就对计算机是怎么来的,非常感兴趣,我非常想了解计算机到底是怎么回事.但是限于当时所了解的计算机专业知识太少