本文探讨了FPGA设计中的时序控制方法，包括使用状态机进行AD转换器的时序控制，并介绍了DDS的设计原理及VHDL在Xilinx IP模块中的应用。
tftp configure
IC->0001 1100
模数和数模混合器
AD转换器通常要控制时序
FPGA控制时序最好采用状态机 idle/convert/read1/read2
DDS设计原理框图 参考频率源
Sync process(clock,reset)
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end process sync;
FPGA design from Scratch -Part17(Adding the ETC IP)
ALL IP blocks from Xilinx are written in VHDL
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