6_30_天天向上

verilogHDL

组合逻辑 时序逻辑

条件语句-if
module compif(a,b,c,d,e);
input a,b,c,d;
output e;
reg e;
always @(a or b or c or d)
 if(a&b)
 e=d;
 else if(a&~b)
 e=~c;
 else if(~a&b)
 e=1'b0;
 else if(~a&~b)
 e=1`b1;
endmodule

条件语句-Case
module compcase(a,b,c,d,e);
input a,b,c,d;
output e;
reg e;
always @(a or b or c or d)
 case({a,b})
 2`b11:e=d;
 2`b10:e=~c;
 2`b01:e=1`b0;
 2`b00:e=1`b1;
 endcase
endmodule

 

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