Ding_ding_fly的博客

VerilogHDL语言实现组合逻辑电路组合逻辑电路：输出之与当前输入有关，与当前所处状态无关。常用的组合电路有多路器、数据通路开关、加法器、乘法器等。1.     assign语句实现组合逻辑例1：assign语句实现加法器wire a, b, c ;assign c = a + b;        //加法器实例实现的是一个简单的加法器，assign语句也可以实现较

D触发器1.     一个基本的上升沿D触发器根据上面的电路符号和功能表不难看出，一个基本的D 触发器的工作原理为：当时钟信号的上升沿到来时，输入端口D 的数据将传递给输出端口Q 和输出端口Q。在此，输出端口Q 和输出端口Q 除了反相之外，其他特性都是相同的。程序如下：module D_flip_flop(    input [1:0] d,    input

8-3编码器编码器是将2n个分离的信息代码以n个二进制码来表示。8-3编码器的功能真值表输入sw[n]输出led[n]000000010000000

3-8译码器译码是编码的逆过程。其功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。如果有n个二进制选择线，则最多可译码转换成2n个数据。S1、~S2、~S3是三个控制端。S1高电平有效， ~S2、~S3低电平有效，即当S1=1、 (~S2)= (~S3)＝0时，译码器正常工作，否则译码器不能正常译码，所有输出端都输出高电平3-8译码器的真

雷码的特点：相邻的两个码组之间仅有一位不同。 普通二进制码和格雷码可以互相转换，下面以4位二进制码作简要介绍：四位二进制码转换成格雷码 转换规则：从最右边一位起，依次与前一位“异或”，作为该位的输出，最高位不变。 程序代码如下：module Binary_Trans_Gray( input [3:0] binary, output reg[3:0] gray )

题目要求：要求设计一个逻辑电路，能够判断1位十进制数十奇数还是偶数，当十进制数为奇数时，电骡输出为1；当十进制数为偶数时，电路输出为0. 第一步，写出真值表： 第二步，根据真值表写出逻辑表达式。若输入用sw[3:0]表示，输出用led表示。led=¯(sw[3] ) sw[0] + ¯(sw[2] ) ¯(sw[1]) sw[0]程序代码如下：module odd_even(